SV——接口（interface）

SV的接口（interface）
33. SV在Verilog语言的基础上扩展了interface
34. interface提供了新的对抽象级建模的方式；
35. 接口的使用可以简化建模和验证的大型复炸设计；
36. Verilog是通过模块之间的进行端口链接来实现完成模块的通信的；
37. 对于大型的设计，通过端口进行链接将会让硬件集成变得非常乏味且容易出错。
概述
38. 对于总线链接，按照Verilog的方式：对每个子模块的端口进行声明；在顶层生成很多线网，将每个模块链接起来。
39. 这种方式使得常用的总线端口反复的在各个模块反复出现；而且很容易出错，
40. 一些通信协议也不得不在多个模块中重复定义；
41. 在不同的模块之间的链接可能会出现不匹配的信号声明和链接；
42. 一个设计的变化，可能会影响多个模块的端口声明和连接。
接口的优势
43. SV添加了新的抽象端口类型 interface
44. interface允许多个信号被整合到一起来表示一个单一的抽象端口；
45. 多个模块因此可以使用同一个interface，继而避免分散的多个端口信号连接。
接口的内容
46. 接口里面除了包含变量、线网外，还可以封装模块之间的通信（处理信号–驱动信号和采样信号）。接口用起来语法规则和module—endmodule几乎一样
47. 接口还可以嵌入与协议有关的断言检查，功能覆盖收集等模块；
48. 接口与模块不同的是，接口不允许包含设计层次，即接口无法例化module，但是接口可以例化接口。（module可以例化接口）
接口的声明
49. 接口定义同模块的定义类型；
50. 接口也可以有端口（即可以定义信号的输入，输出），例如外部接入的始终或者复位信号；
51. 接口的内部可以声明所有的变量或者线网类型，

接口的例化
52. 例化的方式和module方式一样；
53. 模块的端口如果声明为 input output inout那么在例化的时候可以不连接；、
54. 模块的端口如果是interface 类型，那么在梨花的时候必须连接到一个接口实例，或者另外一个接口端口；
55. 如果一个模块拥有一个接口类型端口，那么要索引该接口的信号，需要通过以下的方式：
<port_name>.<internal_interface_signal_name>
Always @(posedge bus.clock, negedge bus,resetN)…
modport-----将之前声明的部分信号且接下来需要用于连接，来进行规定这些信号的方向。
56. 接口中的变量或者线网的信号，对于连接到端口的不同的模块则可能具备着不同的连接方向。
57. 接口引入了（modport）来作为module port 的缩写，表示不同的模块看到了同一组信号时视角（连接方向）
58. 在接口声明modport,需要指明modport中各个信号的方向。
59. 当一个模块在例化时，可以选择连接到interface端口中具体的某一个modport。
60. 这种情况可以降低方向的连接错误的可能，进而避免信号多驱动的情况。
modport多用于design 验证用modport的实际不多。更多的是clocking block 时钟块。
接口在验证中的应用：（不会接口连testbench都搭建不起来）
-------------利用接口可以将测试平台的DUT 连接在一起。
大总结
61. 接口对于设计复用非常有利；
62. 接口减少了模块之间错误连接的可能性；
63. 如果要添加新的信号，只需要在接口中声明，不需要在模块中声明；
64. 由于接口将有关信号集成在一起，因此在使用这些信号的时候多添加一个层次（接口实例名）；
65. 接口经常会有关信号集成在一起，这意味着对于拥有多组不相关的设计而言，它可能需要多个接口实例才能完成与其他模块的连接。

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