一、VCS介绍

VCS是编译型verilog仿真器，处理verilog的源码过程如下：

VCS先将verilog/systemverilog文件转化为C文件，在linux下编译链接生成可执行文件，运行simv即可得到仿真结果。
VCS使用步骤，先编译verilog源码，再运行可执行文件

编译命令的格式：vcs sourcefile [compile_time_option]
执行仿真命令格式：./simv [run_time_option]

二、示例

编译

-l readme.log	用于将编译产生的信息放在log文件
+v2k	是使VCS兼容verilog 2001 以前的标准
+debug_all	用于产生debug所需的文件

仿真
./simv -l run.log 开始仿真，testbench里的$display打印仿真成功的信息，显示在终端上。使用-l run.log 记录终端上产生的信息

使用./simv -gui 命令打开图形化界面DVE，选中所有信号 --> 右键Add to Waves --> New Wave View

点击1处的小箭头，便有波形出现。使用2处的三个按钮(预览全局、放大和缩小)调整波形。在3处鼠标左键按住不动，左右拖动即可选取一个观察的时间范围。

当需要编译很多文件时，可以使用-f选项解决

在工作目录下新建一个verilog_file.f文件，将所用到的verilog源码以及路径写入文件，并保存退出

使用-f verilog_file.f 选项，即可将.f文件里的源码全部编译
以下有其他常用编译选项，注意各个编译选项的顺序，有时出错需要调整

选项	含义
-l	用于将编译产生的信息放在log文件
+v2k	是使VCS兼容verilog 2001 以前的标准
+debug_all	用于产生debug所需的文件
- R	编译后立即运行，即编译完成后立即执行 ./simv
-Mupdate	源文件有修改时，只重新编译有改动的.v文件，节约编译时间
-sverilog	打开对Systemverilog的支持，编译Systemverilog文件时使用
-timescale=1ns/1ns	设置仿真精度
-o simv_file	编译默认产生的可执行文件为simv，可以使用 -o 更改可执行文件名
-f	即可将.f文件里的源码全部编译

参考：
https://zhuanlan.zhihu.com/p/127335447
https://www.bilibili.com/video/BV1oF411Y7hh?spm_id_from=333.999.0.0

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VCS入门教程（一）

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