PCI Express 基础规范修订版6.0【编辑中】

1. 介绍

本章介绍了PCI Express架构和关键概念的概况。PCI Express是一种高性能、通用的I/O互连，为各种未来的计算和通信平台而定义。关键属性，如使用模式、负载存储架构和软件接口，都保留了PCI本地总线的特点。而PCI本地总线的并行总线实现被高度可扩展的完全串行接口所取代。PCI Express 利用点对点互连、基于交换机的技术和分组协议的进步，提供新的性能和功能。电源管理、服务质量（QoS）、热插拔支持、数据完整性和错误处理是PCI Express支持的一些高级功能。

一个不断发展的I/O互连系统
这种不断发展的I/O互连的高层次要求如下：
- 支持多个细分市场和新兴应用。
  统一桌面、移动、工作站、服务器、通信平台和嵌入式设备的I/O架构。
- 有能力提供低成本、大批量的解决方案。
  成本在系统层面上达到或低于PCI成本结构
- 支持多种平台的互连使用
  芯片对芯片（C2C），通过连接器或电缆的板对板
- 各种机械形式的因素
  [M.2]、[CEM]（卡式电子机械）、[U.2]、[OCuLink］
- 与PCI兼容的软件模型
  使用PCI系统配置软件列举和配置PCI Express硬件的能力。
  实现，无需修改即可启动现有操作系统的能力。能够支持现有的I/O设备驱动程序，无需修改通过采用PCI配置范式，能够配置/启用新的PCI Express功能。
- 热拔插
- 能够支持PCI兼容的错误处理：
  能够支持先进的错误报告和处理，以改善故障隔离和恢复方案。
PCIe 链路
一条链路，代表了两个组件之间的双复式通信通道。基本的PCI Express链路由两个低电压、差分驱动的信号对组成：一个发射对和一个接收对，如图1-1所示。一个PCI Express链路包括一个PCIe PHY，PHY的定义在第4章。

PCI Express Link的主要链接属性是

基本链路 - PCI Express链路由两个单向的差分链路组成，实现为一对发送和一对接收。使用编码方案嵌入数据时钟（参见第4章）以实现非常高的数据速率。
信令方法–PCI Express信令的每个主要修订版都发展了一个（或多个）特性以增加带宽。在本规范中，术语GT/s用于指在一个lane上的一个方向上每秒传输的编码位的数量。实际的有效数据率取决于调制方法、编码方法和数据率的组合。§ 表1-1提供了最大数据速率、调制方案、编码方法和有效最大数据速率的摘要，其中只说明了编码开销的所有六个主要的PCI Express版本。2 关于组合信号的更多信息，请参见第4章。
关于每个主要PCI Express修订版的电气规范细节，请参见第8章。

Lane:
一个链路必须至少支持一个车道 - 每个lane代表一组差分信号对（一对用于传输，一对用于接收）。为了扩大带宽，一个链路可以聚集多个lane，用以下方式表示 xN，其中N可以是任何支持的链路宽度。一个以2.5GT/s数据速率运行的x8链路代表着每个方向的原始带宽为20千兆比特/秒的聚合带宽。本规范描述了 x1、x2、x4、x8和x16链路宽度的操作。

PCIe Topology
一个结构拓扑的例子见图1-2。图1-2中所示。该图说明了一个单一的结构实例，有两个层次(layer)，由一个根复合体（RC, root complex）组成。多个端点(EP: Endpoints)和多个交换机(Switches)，通过PCI Express链接互连。

1.3.1 Root Complex(RC):

一个RC代表一个I/O层次结构的根，它将CPU/内存子系统与I/O接口连接起来。

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