Proteus 7.8 实现时钟 由74LS60组成

74LS60计数器芯片工作原理

RCO 进位输出端
ENP 计数控制端
QA~QD 输出端
ENT 计数控制端
CLK 时钟输入端
CLR 异步清零(低电平有效)
LOAD 同步并行置数端(低电平有效)

Proteus 仿真图

分别由两个60进制和一个12进制组成,构成秒,分,时的时钟.

晶振周期给1秒

60秒进制,
个位由十进制组成,当满足RCO10位进位信号和Q3为1时相与接上十位74LS160的ENP和ENT,当ENP和ENT同时为高电平时,及该74LS60实现计数功能.向十位进一,
当十位为6是对应二进制为0110及Q1与Q2相与取非接MR清零端.
后面的分时进制和秒进制类似

但是值得注意的是一下几点

个位十进制进位信号需要与上Q3,不然会出现一开始十位为1的情况
这里本应该6进位信号给分,二进制为0110,直接给Q1和Q2相与就好了,但是会出现竞争与冒险现象:
二进制 十进制
0000 0
0001 1
0010 2
0011 3
0100 4
0101 5
0110 6

在由0011变0100第二位和第三位会同时变化,导致相与得1,
所以在这里我多引用了Q1取非,实现三输入的与门,这样,就避免了这样的情况.

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