8086CPU引脚功能

8086CPU外部引脚图

　　在最小模式中引脚定义

　　AD15～AD0（Address Data Bus）：16位地址/数据总线，分时复用。传输地址时三态输出，传输数据时三态双向输入/输出。

　　在总线周期T1状态，CPU在这些引脚上输出存储器或I/O端口的地址、在T2～T4状态，用来传送数据、在中断响应及系统总线“保持响应”周期一，AD15～AD0被置成高阻状态。

　　A19/S6～A16/S3（Address/Status）：地址/状态线，三态，输出，分时复用。

　　在T1状态作地址线用，A19～A16与A15～A0一起构成20位物理地址，可访问存储器1M字节。当CPU访问I/O短口时，A19～A16为“0”、在T2～T4状态作状态线用，S6～S3输出状态信息。

　　BHE/S7（Bus High Enable/Status）：高8位数据线允许/状态信号，三态输出，低电平有效。

　　16位数据传送时在T1状态，用BHE指出高8位数据总线上数据有效，用AD0地址线指出低8位数据线上数据有效。在T2～T4状态S7输出状态信息，在“保持响应”周期被置成高阻状态。

　　MN/MX（Minimun/Maximun）：最小/最大工作模式选择信号，输入。

　　当MN/MX接+5V时，CPU工作在最小模式，当MN/MX接地时，CPU工作在最大模式。

　　RD（Read）：读选通信号，三态，输出，低电平有效。

　　由M/IO信号区分读存储器或I/O端口，在读总线周期的T1、T2、TW状态，RD为低电平。在“保持响应”周期，被置成高阻状态。

　　WR（Write）：写选通信号，三态，输出，低电平有效。

　　由M/IO信号区分写存储器或I/O端口，在读总线周期的T1、T2、TW状态，WR为低电平。在DMA方式时，被置成高阻状态。

　　M/IO（Memory/Input and Output）：存储器或I/O端口控制信号，三态，输出。

　　M/IO信号为高电平时，表示CPU正在访问存储器，信号为低电平时，表示CPU正在访问I/O端口。一般在前一个总线周期的T4状态，有效，直到本周期的T4状态为止。在DMA方式时，M/IO置为高阻状态。

　　ALE（Address Latch Enable）：地址锁存允许信号，输出，高电平有效。

　　作地址锁存器8282/8283的片选信号。

　　DEN（Data Enable）：数据允许信号，输出，低电平有效。

　　在最小模式系统中，有时利用数据收发器8286/8287来增加数据驱动能力，DEN用来作数据收发器8286/8287的输出允许信号。在DMA工作方式时，被置成高阻状态。

　　DT/R（Data Transmit/Receive）：数据发送/收发控制信号，三态，输出。

　　DT/R用来控制数据收发器8286/8287的数据传送方向。

　　READY（Ready）：准备就绪信号，输入，高电平有效。

　　在T3状态结束后CPU插入一个或几个TW暂停状态，直到READY信号有效后，才进入T4状态，完成数据传送过程。

　　RESET（Reset）：复位信号，输入，高电平有效。

　　CPU收到复位信号后，停止现行操作，并初始化段寄存器DS、SS、ES，标志寄存器PSW，指令指针IP和指令队列，而使CS=FFFFH。RESET信号至少保持4个时钟周期以上的高电平，当它变成低电平时，CPU执行重启动过程，8086/8088将从地址FFFF0H开始执行指令。

　　INTR（Interrupt Request）：可屏蔽中断请求信号，输入，电平触发，高电平有效。

　　当外设接口向CPU发出中断申请时，INTR信号变成高电平。

　　INTA（Interrupt Acknowledge）：中断响应信号，输出，低电平有效。

　　在中断响应总线周期T2、T3、TW状态，CPU发出两个INTA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线沙锅内放中断类型号。

　　NMI（Non —Maskable Interrupt Request）：不可屏蔽中断请求信号，输入，边沿触发，正跳变有效。

　　此类中断请求不受中断允许标志位IF的影响，也不能用软件进行屏蔽。一旦收到信号，在当前指令执行完后，自动引起类型2中断。经常处理电源掉点的紧急情况。

　　TEST（Test）：测试信号，输入，低电平有效。

　　HOLD（Hold Request）：总线保持请求信号，输入，高电平有效。

　　HLDA（Hold Acknowledge）：总线保持响应信号，输入，高电平有效。

　　CLK（Clock）：时钟信号，输入。

　　VCC（+5V），GND（地）

在最大模式中引脚定义

　　S2～S0（Bus Cycle Status）：总线周期状态信号，三态，输出。

　　在最大模式系统中，由CPU传送给总线控制器8288，8288编译后产生相应的控制信号代替CPU输出。

　　LOCK（Lock）：总线封锁信号，三态，输出，低电平有效。

　　它有效时，CPU不允许外部其它总线主控者获得对总线的控制权。在DMA期间，它置于高阻状态。

　　RQ/GT0、RQ/GT1（Request/Grant）：总线请求信号输入/总线请求允许信号输出双向，低电平有效。

　　前者比后者有较高的优先权。

　　QS1、QS0（Instruction Queue Ststus）：指令队列状态信号，输出，高电平有效。

　　用来指示CPU中指令队列当前的状态，以便外部对8086/8088CPU内部指令队列的动作跟踪。

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