[笔记]Altera中DDR3设计

DDR3频率自适应 FRC理解！

参考来源：http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html

转帖注意：

uniphy：IP核设置步骤：

Memory clock frequency：给DDR的时钟频率

1、对FPGA PHY设置

PLL reference clock frequency：FPGA时钟引脚输入的时钟，供DDR的PLL使用时钟频率（关键设置）。工程用27MHZ

Full or half rate on Avalon-MM interface： FULL---verilog逻辑部分数据位宽X2，速度/2，，达到了降频的目的（关键设置）。但工程用Half

Additional address/command clock phase：是否允许地址、控制信号有相位的移动（一般要设置，否则时钟采样有问题）。工程未选择

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