11，基于JESD204 IP核的设计实现方法

本篇博主参考了xilinx官方JESD204 IP核的数据手册PG066，具体介绍基于该IP核的JESD204B数据传输实现方法~

第一次设计

在vivado开发软件中例化JESD204 IP核时，xilinx提供了一个基于verilog语言的例子工程设计。用户可以先熟悉例子程序，然后基于该例子二次开发适用于自己的工程设计，极大的降低难度。

串行线速率和时钟

JESD204B协议并没有定义某一固定的串行数据传输线速率，而是给出了线速率的范围312.5Mb/s~12.5Gb/s，xilinx 公司提供的JESD204IP核则支持1Gb/s~12.5Gb/s的线速率。

在绝大多数应用中，串行线速率的大小是由与FPGA相连的ADC或者DAC芯片决定的。JESD204 IP核工作的核时钟(coreclock)频率必须是线速率的1/40倍，并且线速率的大小也决定了FPGA的高速串行收发器(MGT)的参考时钟频率的选择范围。

核时钟(core clock)

JESD204 IP核内部的数据操作都是32bit(4字节)宽度，核时钟频率总是等于线速率的1/40倍。比如数据传输的线速率为4Gbs，则IP核工作的核时钟就为100MHz，基于AXI4-streaming的RX和TX数据传输接口的时钟都是100MHz。

参考时钟(reference clock)

在JESD204_PHY中的GTP/GTX/GTH/GTY串行收发器需要一个稳定、低抖动参考时钟。为了简化系统，在一些应用中参考时钟频率和核时钟频率可以相等。但是用户必须明白，这两个时钟其实不是一个东西。

配置时钟(AXI4-lite clock)

JESD204 IP核内部很多配置寄存器和状态寄存器，某些需要读写控制。读写控制的接口采用的是AXI4-lite接口协议，因此该IP核还需要专门的配置时钟AXI4-liteclock。

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