摘要

在设计电荷缩放数模转换器 (DAC) 时，电容器尺寸调整是一个关键步骤。由于工艺梯度、寄生不匹配和局部变化的影响较小，较大的电容器尺寸可以实现更好的电路精度和性能。但是，这也会导致更大的芯片面积和更高的功耗。电荷缩放 DAC 中二进制加权电容器的大小对布线寄生效应高度敏感。二进制加权电容器之间无与伦比的布线寄生将导致大电容器尺寸以满足电路精度和性能。以前的工作侧重于研究在忽略布线寄生效应的情况下生成高质量的单位电容器阵列的共质心放置。它们都没有解决二进制加权电容器的尺寸问题。本文提出了文献中的第一个问题公式，该公式在生成共质心电容器布局期间同时考虑了电容器尺寸和寄生匹配，从而在满足电路精度/性能的同时将功耗降至最低。实验结果表明，与最先进的方法相比，所提出的方法可以实现非常显着的芯片面积和功耗降低。

调研

尽管已对比例电容器的布局合成技术进行了广泛研究，但之前的大部分工作 [6]-[17] 仅强调如何为比例电容器生成高度匹配的共质心和/或分散布局，以最大限度地减少工艺梯度的影响 -诱导的错配。他们没有考虑布线寄生效应，这可能会破坏成比例电容器的匹配特性，如图 1(b) 所示，即使布局完全匹配。

只有少数最近的作品 [1]、[5]、[7]、[10]、[13]、[18] 提出了一些在分散和共质心单元电容器阵列中布线的方法或指南。哈利勒等人。 [7] 和林等人。 [10] 建议将连接单元电容器顶板的走线和连接单元电容器底板的走线分开到不同的走线通道中。林等人。 [1] 和 Hsiao 等人。 [5] 提出减少每个布线通道中的干线数量以最小化寄生，其在公共质心单元电容器放置生成期间集成了干线分配。李等人。 [13] 提出了基于星形布局的对角线 (45°) 布线。最近，Ho 等人。 [18] 介绍了通用单位电容器阵列的耦合感知长度比匹配路由（）。

之前的工作都没有提到如何在单位电容器阵列的公共质心布局生成期间同时最小化单位电容器尺寸和匹配布线寄生参数。虽然 Burcea 等人。 [16] 提出了一种单元电容器的尺寸调整方法，他们没有直接考虑布线寄生效应。需要注意的是，单位电容大小取决于布线寄生参数的匹配质量，尤其是 CTB i ，如图 1(b) 所示。通过更好的寄生匹配和更小的单位电容尺寸，电荷缩放DAC的芯片面积和功耗可以同时最小化。

B. 我们的贡献 1) 我们引入了文献中的第一个问题公式，以在电荷缩放 DAC 中生成二进制加权电容器的优化公共质心布局，同时最小化面积和功耗，并满足精度/性能约束存在布线寄生电容。 2) 我们提出了一种新的共质心布线样式，包括两个相邻单元电容器之间的三个寄生感知布线模式。基于所呈现的布线风格和布线模式，电路精度/性能变得可预测。 3) 我们提出了一种新颖的电容器尺寸和寄生匹配序列（CP 序列）来编码单位电容器尺寸、布线拓扑和布线模式。基于CP序列，采用遗传算法同时优化单位电容尺寸和布线寄生电容。 4) 基于所提出的电容器尺寸、布局和布线框架，我们进一步引入了一种屏蔽布线方法，以最终匹配布线寄生电容。通过屏蔽布线，可以进一步减小二进制加权电容器的电容器尺寸、布局面积和功耗。 d。 5) 实验结果表明，与所有现有技术相比，无论有无屏蔽布线，我们的方法都可以在电荷缩放 DAC 中实现最小的布局面积和最低的二进制加权电容器的功耗，同时满足性能规范要求。艺术方法 [1]、[13]、[18]。 6) 我们的方法产生的最小单位电容器尺寸有助于设计人员进一步研究每个工艺节点中局部变化的影响。

第 II 部分介绍了寄生效应对电荷缩放 DAC 的电路精度/性能和功耗的影响。第 III 节给出了二进制加权电容器的公共质心布局生成的新问题公式，该公式还考虑了电荷缩放 DAC 的电路精度/性能和功耗。第四部分介绍了我们的寄生感知电容器尺寸和布局生成流程和算法。第五节报告了实验结果，最后第六节总结了本文。

数据集和实验指标

具体方法

根据 [19]，在设计 N 位 DAC 时，最重要的标准之一是线性度。线性度有两种不同的测量方法，包括微分非线性 (DNL) 和积分非线性 (INL)。 DNL是每个输出阶跃与理想阶跃变化的程度，可以通过（1）计算，而INL是描述DAC的理想输出与实际输出电平之间的最大偏差的术语，可以计算由 (2) 式，其中 VLSB 是对应于任何两个相邻数字代码的理想输出电压差，称为最低有效位 (LSB)。如果 DAC 的 DNL 或 INL 差于 ±1 LSB，则可能导致非单调传递函数或丢失代码。要设计更稳健的 DAC，建议将 DNL 和 INL 限制在 ±0.5 LSB 以内

理想电荷缩放 DAC 的输出电压 VOUT 仅取决于数字控制信号 DN、DN−1、…、D1、
和二进制加权电容器，如图1（a）所示。然而，由于如图 1(b) 所示的布线寄生电容是不可避免的，我们在计算 VOUT 时也应考虑这些寄生电容。图 2 显示了具有数字控制信号 D6D5D4D3D2D1 = 010110 的 6 位电荷缩放 DAC 的示例。在图 2(a) 中，二进制加权电容器的第二、第三和第五位连接到 VREF，而其余位接地。二进制加权电容器的示例放置如图 2(b) 所示，其中连接到 VREF 和接地信号的单位电容器以不同的颜色突出显示。简化的等效电路进一步如图 2© 所示，其中 CON 是连接到 VREF 的所有二进制加权电容器的总和，COFF 是连接到地的所有二进制加权电容器的总和，CTB ON 是所有布线寄生电容都连接到 VREF，CTB OFF 是所有布线寄生电容分别连接到地的总和。因此，考虑布线寄生电容，输出电压 VOUT 可以通过 (3) 计算

基于 (1)–(3)，如果 CTB i 和 CTS 不完全匹配，则 DAC 的 DNL 或 INL 可能超出所需精度/性能标准的范围。为了最大限度地减少寄生影响，设计人员倾向于扩大所有二进制加权电容器的单位电容器尺寸。然而，我们注意到单位电容较大的电荷缩放 DAC 中的二进制加权电容可能会导致芯片面积和功耗显着增加，这不适合电池供电的 SoC。因此，必须最小化单位电容器尺寸并匹配布线寄生，以便满足精度/性能标准。

我们进行了一项实验，表明在不匹配布线寄生电容的情况下，基于公共质心电容器布局生成方法 [1] 需要多大的单位电容器尺寸。由此产生的 6 至 9 位电荷缩放 DAC 的最坏情况 DNL 和 INL。图 3 展示了不同的单位电容器尺寸。在图 3(a) 中，即使单位电容器尺寸很小，所有具有不同位数的 DAC 都可以接受最坏情况的 DNL。然而，在图 3（b）中，当单位电容太小时，最坏情况下的 INL 是不可接受的。对于 9 位电荷缩放 DAC，仅当单位电容至少大至 150 fF 时，最坏情况 INL 才可接受。

问题描述

为了减少电荷缩放 DAC 或 SAR ADC 的芯片面积和功耗，我们将仔细匹配布线寄生电容并最小化共质心单位电容器阵列的单位电容器尺寸。一个新的优化问题公式如下。给定 N 位电荷缩放 DAC 的网表，我们希望为电荷缩放 DAC 中的二进制加权电容器生成高度匹配且紧凑的公共质心布局，包括布局和布线，同时最小化单位电容器尺寸（即，最小化芯片面积和功耗）并匹配布线寄生电容 CTB i 和 CTS，以使 DNL 和 INL 都满足精度/性能规范（即 -0.5LSB ≤ DNL，INL ≤ 0.5LSB）。

基于问题公式，我们为电荷缩放 DAC 中的二进制加权电容器提出了一种寄生感知大小、布局和布线流程，该流程包括三个主要步骤。 1) 同时进行公共质心放置和主干线规划。 2) 共质心详细路由。 3) 同时确定电容器尺寸和寄生匹配。

然而，布局期间布线寄生效应的最小化尚未得到太多解决，这可能会对最终电路的精度和性能产生很大影响。根据 [1]，由于布线完整性所需的主干线数量不同，不同的公共质心放置方式可能会导致不同数量的布线寄生，如图 4 所示。断开单元电容器的放置方式，如图所示图 4(a)，总共需要四根主干线来连接所有单元电容器属于同一电容器，而连接的单元电容器和全球分布的局部连接的单元电容器的放置方式，如图4(b)和©所示，只需要两根干线电线。结果表明，全球分布的局部连接单元电容器的放置方式在匹配质量和路由寄生物的数量之间具有最好的权衡效果。

我们应用我们的方法 [1]，基于全局分布的本地连接单元电容器的布局风格，同时获得优化的布局和优化的干线线规划，其中过程梯度引起的失配，最大化的整体相关系数，以及每个路由通道中干线线的最小和平衡数量。初始单位电容器尺寸由过程技术文件或过程设计套件给出的最大和最小单位电容器尺寸的平均值分配。
图5显示了6位充电缩放DAC中二进制加权电容器的优化的共质心布置和干线规划。由于单位电容器的奇数以及同时最小化失配和路由寄生现象，我们的方法可能会导致单位电容器阵列中心的非共质心区域。在共质心单元电容器阵列中使用最少数量的干线，由于紧凑性，电容器可以更好地匹配。由于互连长度较短，路由寄生现象也可以最小化。在 [1] 中，我们已经证明并表明，通过我们的方法生成的共质心布局可以实现更好的过程梯度引起的失配，更高的单位电容器之间的整体相关性，更小的总面积和互连长度，减少的路由寄生，并提高电容比的精度，与 [1 0] 和 [1 2] 相比。

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