Calibre LVS

LVS（Layout Verse Schematics），理解为版图和电路图的一致性检查，从输入文件的来源看，layout来自记录物理信息的GDS，电路图来自记录逻辑关系的verliog nelist。

1、v2lvs

我们需要将verliog nelist转换成spice nelist的形式，需要用到的命令就是v2lvs。

运行命令：v2lvs -v verilog_nelist_name.v -o spice_netlist_name.sp

2、include spice netlist

这一步可以在v2lvs时加进去，也可以单独做，与merge gds的方式很像，需要把所有layout用到的所有cell对应的spice nelist写到一个文件里，格式如下。

.include std_cell.sp

.include sram.sp

.include ip.sp

.include io.sp

如果遇到缺少cdl的情况可以写一个空的spice netlist，示例如下：

.SUBCKT EFUSE A0 A1 A2 VDD VSS EN FSOURCE

.ENDS

## 格式为.SUBCKT cell_name pin_list，pin list部分可以参考v2lvs输出的spice nelist。

然后在lvs_rule_file里设置lvs box

lvs rule命令：LVS BOX EFUSE

3、运行LVS

与DRC的不同是，DRC输入文件只需要一个merge后的gds，而LVS不仅需要merge gds（工具会把GDS转换成spice netlist），还需要spice nelist。

1）使用命令运行lvs

运行命令：calibre -lvs -64 -hier -turbo -turbo_all -hyper lvs_rule_file

lvs rule需要改的基础内容如下

LAYOUT PATH block_name.merge.gds

LAYOUT PRIMARY block_name

SOURCE PATH include.cdl

SOURCE PRIMARY block_name

需要产生svdb用于RVE分析，可以加入”MASK SVDB DIRECTORY svdb QUERY“

2) 使用gui界面运行lvs

启动gui命令：calibre -gui -lvs

设置lvs rule，如图1。

图1

设置输入数据，layout与netlist，如图2。

图2

设置LVS Options，如图3。

图3

上面提到的LVS BOX就添加在”Include“菜单的”Include Rule Statements“部分。Reports和Shorts的用法见如下内容：

LVS short/open debug

设置HCELL（optional），方便找出lvs的有问题的cell类型，方法见如下内容：

LVS 问题解析

最后，设置cpu（如图4），点击”Run LVS“运行lvs即可。

图4

这里可以看到工具默认产生svdb。

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