100MHz分出1Hz的verilog代码

`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date: 2020/06/22 11:13:35
// Design Name:
// Module Name: counter_div_100M
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
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// Dependencies:
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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//module counter_div_100M(input clk,output reg cnt);reg[27:0] tmp;
always @(posedge clk)
beginif(tmp>=28'd50000000)begintmp <= 28'd0;cnt <= ~cnt;endelsetmp <= tmp + 1'b1;
end
endmodule

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