数模混合IC设计时经常要调用一些Verilog模块（最简单的例如SPI接口），在前仿时一般直接用rtl代码来仿真，但是后仿时要关注因寄生带来的延迟，避免这些额外的延迟导致时序错误，因此不能简单地采用RTL来仿真。

一般有两种办法：1是采用由RTL综合得到的门级电路来仿真，这种方法比较简单，但是缺点是规模较大，而且只包括门延迟不包括因版图导致的线延迟；如果想要仿真更精细，就要对该这部分门电路提取寄生参数；

另一种方式是利用sdf文件（standard delay format）来进行仿真。后端工具在布局布线时会自动提取出每个模块之间的延迟，并生成一个sdf文件。这样我们可以在行为级（而不是晶体管级）直接仿真得到其时序特性。其主要步骤介绍如下：

1：编译sdf文件

后端工具生成的sdf文件是不能被cadence识别的，需要先用ncsdfc命令编译，编译后自动生成.X后缀的文件。

每个sdf文件都会包括两组延迟模型，一组maximum一组minimum。

2：在config中调用Verilog文件

假定前仿时已经建好了config，其中的数字模块为spi_test。在前方时该模块调用的view为functional，后仿时设置其view为external HDL。

在ADE界面中，simulation –>option -->AMS simulator中点击include option，将综合后的门级Verilog代码以及标准单元库的Verilog代码include进来。

注：此时如果不添加sdf文件，仿真效果和前仿真完全相同；

3、编写sdf command file

之前已经编译生成了.X后缀的sdf文件，sdf command file的作用就是指定延迟文件的位置，log文件的位置、反标的对象以及采用maximum/minimum。

一个例子如下图：

这里的scope需要额外说明！假如你的testbench电路命名为sim_post_rtl，电路里代码的位置为I1.I2.I_dig，则需要写成 SCOPE = sim_post_rtl.I1.I2.I_dig 的形式。如果写错的话，仿真日志里会提示”没有找到被反标的对象“。

4、调用sdf command file

在ADE界面中，simulation –>option -->AMS simulator中点击SDF，在sdf command file中选择刚刚写好的sdf command file即可，不需要做其他配置。

5、一些bug

按照如上步骤进行仿真后，在simvision中即可看到数字单元的延迟。有时仿真器会产生莫名其妙的x或z状态，为了避免这种错误，数字模块的输入引脚尽可能采用Verilog直接配置。

例如：1信号不要用一个AVDD net提供，而是做一个testbench.v，在其中定义assign vx=1.

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