高云软件新建工程操作步骤：

一，打开高云软件，选择新建工程；

参考文档：

Gowin Programmer用户指南

Gowin设计约束指南

Gowin在线逻辑分析仪用户指南

Gowin功耗分析工具用户指南

Gowin IP核产生工具用户指南

Gowin器件设计优化与分析手册；

PnR ：布局布线（Place & Route)

GAO：在线逻辑分析仪（Gowin Analyzer Oscilloscope）

GPA：功耗分析工具（Gowin Power Analyzer）

设置工程的存放目录，工程的文件名称；

二，编辑工程

新建或打开工程后，可在工程管理区对 FPGA 工程器件信息及相关文件等进行编辑；

工程管理区主要包含以下信息：

 FPGA 工程的路径信息；

 使用的芯片信息：芯片型号、封装方式及速度；

 当前工程包含的文件信息，包括用户设计文件、物理约束文件（.cst）、时序约束文件（.sdc）、GAO 配置文件（.gao）、功耗分析 GPA 配置文件（.gpa）等。

双击design下的显示的GW2A-LV18LQ144C8/I7，就可以打开select device窗口，进行当前工程芯片的更改；

编辑工程文件

工程中需添加的文件类型包括用户设计文件（Source Files）、约束文件和配置文件。

其中，约束文件包括物理约束文件（Physical Constraints File）、时序约束文件（Timing Constraints File），配置文件包括 GAO 配置文件（GAO Config File）、GPA 配置文件（GPA Config File）。

工程可包含多个用户设计文件，但仅可包含一个物理约束文件和一个时序约束文件。

如何编辑和添加工程文件：

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-leM24GBn-1650338786294)(file:///C:\Users\Administrator\AppData\Roaming\Tencent\Users\40573730\QQ\WinTemp\RichOle\2WTH468SE[TSQ4A0G1VQ@LB.png)]

① 用户 Verilog 设计文件

② 用户 VHDL 设计文件

③ 物理约束文件

④ 时序约束文件

⑤ User Flash 初始化文件

⑥ GAO 配置文件

⑦ GPA 配置文件

⑧ 块存储器初始化文件

⑨ 文件类型解释区

1，新建工程文件：

在工程管理区空白处单击鼠标右键，出现New files 或者Add files

2，新建配置文件：

选择需新建的配置文件类型。以新建 GPA Config File为例，选中“GPA Config File”打开新建 GPA Config File 窗口；

新建配置文件时，不会直接在源文件编辑区打开新建空白配置文件，需在工程管理区双击配置文件，以界面形式打开空白配置文件，进行编辑。

3，添加工程文件

在工程管理区空白处，单击鼠标右键，选择“Add Files…”，打开“Select Files”对话框；

选择工程文件，可同时选择多个文件或单个文件添加，完成添加用户设计文件；

注！

 添加文件时，选择“Add Files…”，如果添加的文件不是工程中的文件会进行提示是否需要将该文件复制到工程目录，便于工程归档，如图 5-18 所示；

 如同时添加 RTL 文件、约束文件等，软件会自动在工程文件管理区将文件进行分类；

 如果添加的文件既不是 RTL 设计文件也不是约束文件和 GPA、GAO 配置文件，则在工程管理区会增加一个文件分类“Other Files”。

4，修改工程文件：

a) 双击工程管理区内的任一文件，需编辑的文件即会显示在源文件编辑区；

b) 右键单击需要修改的文件，单击“Open”。

5，删除工程文件：

6，查看工程文件属性：

在工程管理区内的任一文件处单击鼠标右键，选择右键菜单列表里的File Properties，会弹出该文件的文件属性对话框，如图 5-245 所示。对话框中包含该文件的路径信息、修改时间、是否 Enable、Type 以及 Library 信息。

通过 Type 下拉菜单按钮可以选择修改文件的 type 信息，点击 OK 后，该文件会在 Design 窗口中自动移动到所选的 type 类型下。

7，工程文件的 Enable/Disable 功能：

在工程管理区内的任一文件处单击右键，弹出的选项框中有 Enable 和 Disable 选项，如图 5-19 所示。Enable / Disable 设置后，Synthesize或 Place & Route 能够正确读取 enable 文件的内容。

a) 通过右键菜单选项设置文件的 Enable / Disable（包括单独文件的设置及文件的批量设置）；

b) 选中多个设计文件（HDL Files 或 Netlist Files）时，Enable 和 Disable都可用；

c) 对于同一种约束类文件或配置类文件，选中多个时，Enable 不可用，Disable 可用，如图 5-26 所示；

d) 对于同一种约束类文件或配置类文件，工程中只有一个会处于Enable 状态，再次新建或添加时，会将前一个约束文件或配置文件Disable 掉；当选中多个不同类型的文件时，Enable 和 Disable 功能不可用

修改工程配置

在工程管理区内的 Synthesize 处或 Place & Route 处，单击鼠标右键;选择“Configuration”，打开工程配置属性页面

三，管理工程：

管理工程界面就是Process窗口

Design Summary：

分析工程选择的芯片信息并提供一份报告；

物理约束编辑器 FloorPlanner 使用步骤：

\1. 双击―FloorPlanner‖或在右键菜单中选择“Run”，如果工程尚未进行综合，则会弹出提示框，如图 5-35 所示。综合成功后双击―FloorPlanner‖或在右键菜单中选择“Run”将会打开物理约束编辑器；

\2. 打开物理约束编辑器时，若工程中包含物理约束文件（.cst），编辑器会直接读取约束文件以便编辑；

\3. 打开编辑器，如果工程中包含的物理约束文件（.cst）发生了变化，在源文件编辑区进行了修改并保存后，点击 FloorPlanner 中的 reload ，会对修改后的约束文件重新进行读取；

\4. 若工程中不包含相应的约束文件，综合成功后双击 FloorPlanner，软件会弹出创建约束文件的通知，如图 5-36 所示；

\5. 若工程中不包含约束文件，但源文件目录下存在与工程同名的约束文件（.cst 文件）时，软件会报出在源文件目录下有一个与工程同名的约束文件，是否要覆盖它的 Warning 提示框

时序约束编辑器 Timing Constraints Editor 使用方法：

\1. 双击―Timing Constraints Editor‖或在右键菜单中选择“Run”，如果工程尚未进行综合，则会弹出提示框，如图 5-35 所示。综合成功后双击―Timing Constraints Editor‖或在右键菜单中选择“Run”将会打开时序约束编辑器；

\2. 打开约束编辑器时，若工程中包含时序束文件（.sdc），综合成功后，编辑器会直接读取约束文件以便编辑；

\3. 若工程中不包含相应的约束文件，软件会弹出创建约束文件的通知，如图 5-38 所示；

\4. 若工程中不包含约束文件，但源文件目录下存在与工程同名的约束文件（.sdc 文件）时，打开软件时会报出在源文件目录下有一个与工程同名的约束文件，是否要覆盖它的 Warning 提示框

Synthesize

GowinSynthesis 是高云研发的综合软件，支持高云半导体的库文件及其实现，目前支持 System Verilog 2017、Verilog 2001 和 Verilog 95。

Synthesize 提供了运行综合、设置综合属性参数及管理网表文件（Netlist File）和综合报告（Synthesis Report）的功能。

Place & Route

Place & Route 提供运行布局布线、设置布局布线参数及管理布局布线后生成文件的功能；

Place & Route 依赖于综合过程，执行该步骤时，如其依赖项（Synthesize）未执行，则会

先执行 Synthesize，再执行该步骤。

Program Device

云源软件在布局布线运行成功后，会生成比特流文件（.fs 文件），需启动高云半导体 FPGA 编程器，才可将比特流文件下载到芯片，实现用户所需的功能。

快速步骤

1，新建工程；

2，综合、物理约束、布局布线

综合Synthesize

物理约束Floorplanner

布局布线Place & route

3，烧录；

启动program

1，新建工程：

在当前工程目录下生成两个文件夹：impl和src

impl：用于方式综合后和布局布线后的文件；

src：用于放置源文件；

2，生成IP核；

点击Tools->IP Core Generator，打开IP产生工具，从中选择需要使用的IP核；

IP 生成之后，在 IP 创建路径生成 IP 设计文件及仿真所需文件；

添加各设计文件；

3，查看工程原理图方式

在Tools->Schemetic Viewer进行查看整个设计的原理图；帮助用户更好的了解整个设计的逻辑构成；

4，点击synthesizer进行综合；

双击 Process 窗口中的 Synthesize，开始进行综合；

Synthesize 前面的图标变为“ ”，可双击 Synthesis Report查看综合报告，双击 Netlist File 查看综合后网表文件；

综合完成后，在工程创建路径\impl 下生成 gwsynthesis 文件夹，该文件夹包含综合过程生成的所有文件；

5，物理约束

完成综合后，可以通过手动书写或者FloorPlanner工具进行编辑物理约束；

（1），选择Process->User Constraints->FloorPlanner，打开FloorPlanner工具，

该工具支持 I/O、Primitive、Group 等物理约束；

物理IO约束方法：

约束编辑窗口中的 I/O 约束窗口，可创建 I/O Constrains。在 Netlist 窗口或 I/O Constraints 窗口中选中预约束 Port 的所在行拖拽到 Package View或 Chip Array 视图中的具体位置上，完成后，预约束 port 的 Location 信息变为拖拽到的 IOB 的位置

完成所有约束编辑后，单击工具栏的“Save”，生成物理约束文件，物理约束文件在 Design 窗口和源文件编辑区的显示

在布局布线阶段，如果没有物理约束文件，会自动布局布线；如果有物理约束文件，会根据物理约束文件进行布局布线

生成物理约束文件后，可通过 FloorPlanner 工具对物理约束进行修改，修改完成后，单击工具栏的“Save”，即可完成约束修改；

时序约束方法：

完成综合之后，可通过手动书写或 Timing Constraints Editor 工具编辑时序约束，本设计使用时序约束编辑器工具编辑时序约束

选择 Gowin 云源软件“Process > User Constraints > Timing Constrains Editor”，打开 Timing Constrains Editor 工具，该工具支持时钟、I/O、时序报告等时序约束。

时钟约束

时序报告约束

生成时序约束文件后，可通过 Timing Constrains Editor 工具对时序约束进行修改，修改完成后，单击工具栏的“Save”，即可完成约束修改

6，GAO配置：

完成综合之后，可创建 GAO 配置文件，用于采集数据，验证设计的正确性；

Gowin 云源软件提供 Standard Mode GAO 和 Lite Mode GAO，GAO工具的详细使用方法请参考 SUG114，Gowin 在线逻辑分析仪用户指南。

本设计采用 Standard Mode GAO，并以此为例。

新建 Standard Mode GAO 配置文件

选择 Gowin 云源软件的“Design > New File„”，在弹出的 New 对话框中，选择新建一个 GAO Config File，如图 3-17 所示。单击“OK”，Type 选择 For Post-Synthesis Netlist，Mode 选择 Standard，单击“Next”，文件名定义为 MIPI_RX_TX，单击“Next”，直至 Standard Mode GAO 配置文件创建完成。

配置 Standard Mode GAO

完成 Standard Mode GAO 配置文件创建后，进行配置功能内核数量、触发选项和采样选项。触发选项包括触发条件、触发端口、匹配单元和触发表达式；采样选项包括采样信号、存储信息、采样数据信号。

完成所有选项配置后，单击工具栏的“Save”，即完成 Standard Mode GAO 配置文件，GAO 配置文件在 Design 窗口的显示

7，GPA配置：

完成综合之后，可创建 GPA 配置文件，用于功耗分析，帮助用户分析系统功耗。GPA 功耗分析工具的详细使用方法请参考 SUG282，Gowin 功耗分析工具用户指南。

新建 GPA 配置文件

选择 Gowin 云源软件的“Design > New File„”，在弹出的 New 对话框中，选择新建一个“GPA Config File”，如图 3-21 所示。单击“OK”，文件名定义为MIPI_RX_TX，文件路径默认选择该工程下的src文件夹，单击“OK”，GPA 文件创建完成。

配置 GPA

完成 GPA 配置文件创建后，进行配置 General Setting、Rate Setting和 Clock Setting。

 General Setting 包括芯片、封装、速度等级和配置温度等级、热阻抗、电压等特性参数；

 Rate Setting 用于信号翻转率的设置，可直接对 IO 或 Net 设置翻转率，也可以采用默认翻转；

 Clock Setting 主要用于配置工作时钟以及 B-SRAM、I/O 和 DFF 时钟的工作使能特性。

8，点击Place & Route进行布局布线；

完成综合并根据用户需求创建物理约束文件、时序约束文件、GAO 配置文件以及 GPA 文件之后，即可开始布局布线；

参数配置

选择“Process > Place & Route > Configuration”，弹出 Configurations对话框，在此对话框进行 General、Dual-Purpose 和 Bitstream 参数配置，参数配置的详细说明请参考 SUG100，Gowin 云源软件用户指南。

运行 PnR

完成布局布线参数配置之后，即可进行布局布线。

双击 Process 窗口中的 Place & Route，开始进行布局布线，布局布线时会根据物理约束进行布局布线，根据时序约束进行时序分析，根据 GAO配置进行 GAO 的布局布线，根据 GPA 配置进行功耗分析

布局布线完成后，在工程创建路径\impl 下生成 pnr 文件夹，如图 3-28所示，该文件夹包含布局布线过程生成的所有文件，包括比特流文件、布局布线后网表文件及输出报告等。其中，布局布线报告、端口属性报告、时序报告和功耗分析报告的详细信息

9，时序优化

完成布局布线之后，可以通过 FloorPlanner 工具修改物理约束或关键路径，帮助用户实现时序收敛，从而达到优化时序的目的。

该工具的详细使用方法请参考 SUG935，Gowin 设计物理约束指南。

使用 FloorPlanner 进行时序优化，需要布局信息文件和时序路径信息文件，这两个文件在布局布线阶段会自动产生

时序分析

布局布线之后，会生成时序报告，通过查看时序报告，如果最大频率不满足设计需求，如图 3-30 所示，clk_tx 的最大频率不满足设计需求，可通过FloorPlanner 进行时序优化

调整关键路径

启动FloorPlanner工具，会自动加载布局信息文件和时序路径信息文件，加载完成后，Netlist 窗口 Timing Path 的 Setup 和 Hold 显示如图 3-31 所示。将 Chip Array 视图修改为 Show Place View > All Instance，即可高亮某条路径，

10，比特流下载

通过时序优化调整布局使得设计满足时序需求之后，重新布局布线，生成比特流文件，通过 Programmer 工具进行比特流下载，验证设计的正确性。

该工具的详细使用方法请参考 SUG502，Gowin Programmer 用户指南。

选择“Process > Program Device”，打开 Programmer 工具，该工具自动识别加载该工程的比特流文件。开发板准备就绪之后，单击工具栏的Program/Configure 图标，即可下载比特流到开发板；

11，GAO采集数据：

完成比特流下载之后，可以通过 GAO 工具验证设计的正确性，

GAO 工具的详细使用方法请参考 SUG114，Gowin 在线逻辑分析仪用户指南。

单击 Gowin 云源软件工具栏的 Gowin Analyzer Oscilloscope 图标，打开 GAO 显示界面，该工具自动识别加载该工程的 GAO 配置文件；

单击 GAO 显示界面的 Start 图标，开始采集数据，采集完成之后，GAO显示界面生成 windows 窗口用于显示波形，如图 3-36 所示，该窗口支持游标标记位置信息、波形放大缩小等操作，方便用户分析数据的正确性

12，输出文件

布局布线报告

端口属性报告

时序报告

功耗分析报告

13，文件加密

源文件加密

当用户需要加密保护源文件时，可以在建立工程后，通过 Hierarchy 窗口对所选 module 及其 sub module 进行加密

仿真文件加密

高云提供的仿真文件是明文格式，为了进一步保护仿真文件，可将仿真文件使用第三方仿真软件进行加密