教你彻底搞懂ARM Cortex-A75 CPU的数字后端实现报告

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下图为 ARM 公司 release 的 Cortex-A75 CPU 性能报告。今天吾爱 IC 社区的小编将从数字后端设计实现的角度，带领各位彻底看懂这份报告。

第一行为 RTL 集成配置的信息部分。设计中使用了一级缓存 DCache 64KB，一级缓存 Icache 64KB，二级缓存大小为 256KB，并集成了 Crypto 加密模块，NEON 和浮点运算单元 FP。一般情况下，一级缓存放置在 cpu core 中，二级缓存放置在 Non-Cpu 模块中。在 Non-CPU 模块中，有个非常大的模块，它被称之为 SCU（Snooping Control Unit）。

这些配置直接影响了最后芯片实现的面积大小。在满足设计要求的同时需要尽量减少一级二级缓存的大小，这样可以显著减少芯片的面积。该图中的数据是 ARM 公司为了推广他们的处理器，简单做一个数字后端实现的数据报告，所以在 16nm 工艺及以下的实际应用场景中，L1 和 L2 的大小可能远远大于图中所列的数值。

第二行为数字后端实现后的频率，3.1GHz @TT/1.00v/85c/typical。这一项简明扼要指出这款 cpu 在 TT85 度，电压为 1.0v 条件下（某个特定 PVT），芯片可以最高跑到 3.1GHz 的频率。为何要选用 TT85c 这个 corner 呢？频率可以跑得更高，可以用来吹牛，推广市场呗！实际项目中虽然也 checktt85c 下的 setup，但往往仅仅用来分析 power，并不是需要 timing signoff 的 corner。

我们知道，在一个晶圆 wafer 上，不可能每个点的电子漂移速度都一样，而电压，温度不同，它们的特性也会不同，我们把它们分类，就有了 PVT（Process, Voltage, Temperature）。下图为摘自静态时序分析（STA）红宝书的一个图表，（a）图原书存在错误，小编已经用红色标注出来了。

第三行为 A75 core 的功耗信息部分。前面那部分为静态漏电功耗 leakage，大小为 70mw。后面那部分为动态功耗（Dynamic Power）, 大小为 270mw/GHz。其实这样写功耗信息，个人觉得不够严谨。因为功耗分析时，需要指定工作场景，你所用的 pattern 是什么。

通常情况，我们在分析 CPU 动态功耗的时候，采用两种常见的模式，一种是 Dhrystone，另外一种是 Max Power。Dhrystone 是一个比较古老的跑分程序，基本上是在做字符串拷贝，比较容易被软件编译器和硬件优化。但是它有个好处，就是程序很小，数据量也少，可以只运行在一级缓存，这样二级缓存和其他电路只存在漏电。

Max Power 则是一个最大功耗模式，仿真时让大部分逻辑都处于高翻转状态，从而获得一个最高的工作功耗。这种模式显然会过于悲观，因为实际应用场景，很难出现这种场景。一般这种模式可以用来评估在做恶劣的情况下芯片的功耗大小。

第四行为 A75 CORE 的面积信息部分，其大小为 1.729mm2。这里需要指出的是，在 28nm 及以上工艺时，我们谈芯片面积时，务必指出面积大小为 pre-shrinked 或者为 post-shrinked 的。这一项的大小直接影响了芯片的成本，决定了芯片的市场竞争力。

第五行为数字后端实现的工艺，本设计 A75 采用的是台积电TSMC16nm的工艺。TSMC16 nm 又分为很多小节点，比如 FFLL+，FFC 等。如何选择一个适合自己公司产品的工艺节点非常关键，因为它涉及到芯片的性能，功耗，面积等方面的 tradeoff。

第六行和第七行指出本设计采用的是台积电 TSMC16 nm 工艺， Metal Stack 为 11m_2xa1xd3xe2y2r_utrdl 9Track library（总共 11 层金属层）来进行数字后端实现的。Foundary 在提供的 design manual 中都对所有的 metal stack 进行了详细的介绍，在采用一个新工艺节点时，各位数字后端工程师务必要认真查阅相关文档，比如 design manual，design guidline 或者 implementation guidline。

第八行指出在数字后端实现（P&R）时，设置的 route layer 范围，从 M2 到 M9。那么最顶上的两层金属层用来干啥了呢？很显然用于规划我们的 power。为何 M1 不能用于绕线呢？老铁们你们知道原因不？

第九行为设计实现所用不同阈值 VT 的 library。

第十行指出设计所采用的是 channel length 为 16 的 c16 ulvt（Ultra Low Voltage Threshold）。这里需要指出的是采用 ulvt 虽然可以使得 timing 更好，跑得更快，但是会导致 leakage 特别大，需要谨慎使用。这里还指出这个 A75 CORE 的实现中使用了 ARM 的 POP library。所谓的 POP library 就是指 ARM 为了满足部分客户高性能需求而定制的一套高速 library。

第十一行至第十二行指出设计实现选用了三种不同的 VT，分别为 ULVT,LVT,SVT。用来优化时序和功耗用了三种不同 channel length 的 library cell。

最后一行指出本设计采用的是单一电压，单独供电的情况。

另外，根据小编多年与 ARM 打交道的经验来看，官方提供的数据并不一定是可靠的，所有的数据只能作为参考，而非比较的标准。这里简单指出以下几点。

Design 的 margin

比如 PT signoff 时，setup 和 hold 的 uncertainty，derate 设置值分别是多少。这些值会直接影响到芯片的各项指标，如面积，性能，功耗等。

Design 的数据是否已经 fix hold

很多时候 ARM 在公布数据时，往往自己只做到 PR 阶段，并没有进行 hold fix。试问这样的数据能用来做比较吗？

Design 是否 routeable

如果 ARM 公司发布的数据是基于一个存在很多 Physical DRC，特别是很多 short 时，那么他们可能提供了一个很漂亮的数据，但是真正物理实现时可能很难做到。

Design 实现的物理条件

ARM 一般在做模块 hardening 时，往往都是选用最舒服，最易于实现的形状（boundary）来进行设计评估的。特别是 CPU 这种模块，形状的差异性可能能带来较大的性能差异。但是对于 ARM 公司来讲，他们也只能是做一个比较规整的形状，为客户提供一套标准的 reference。这个我觉得倒是合理的。

对于数字后端工程师来讲，每当实现一个模块时都需要做好各种数据的记录，整理和归纳，并以表格的形式保存下来。我相信大家做的实现数据报告一定会比今天展示的这个报告更为详尽，更为严谨。要能做到老板一看你的图表就知道 design 的实现情况。

最后吾爱 IC 社区的小编想传达一个观点：在数据面前，数字后端工程师需要时刻保持一种怀疑的态度，同时还需要自己去不断实践。

小编知识星球简介：

在这里，目前已经规划并正着手做的事情：

ICC/ICC2 lab 的编写
基于 ARM CPU 的后端实现流程（已经发布）
利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现（已经发布）
基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程（准备中）
时钟树结构分析
低功耗设计实现
定期在星球布置作业题（星球已经支持布置作业功能）

在这里，各位可以就公众号推文的内容或者实际项目中遇到的难题提问，小编会在 24 小时内给予解答（也可以发表你对数字后端设计实现中某个知识点的看法，项目中遇到的难点，困惑或者职业发展规划等）。

反正它是一个缩减版的论坛，增强了大家的互动性。更为重要的是，微信有知识星球的小程序入口。星球二维码如下，可以扫描或者长按识别二维码进入。目前已经有五十四星球成员，感谢这五十四位童鞋的支持！欢迎各位铁杆粉丝加入！终极目标是打造实现本知识星球全员年薪百万的宏伟目标。 （星球的门槛将会越来越高，有需求的朋友趁早上车）****

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