FPGA工具vivado中约束文件格式错误导致比特流生成失败

在vivado中生成比特流时，综合和实现都能成功，在最后一步bit 的生成出现报错。

检查代码、约束都没发现什么错误。

最后发现约束文件有一个小小的格式错误，改正后，bit流成功生成

改正前（T11后少了个空格）：报错

改正后（T11后加上空格）：bit流生成通过

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