JESD204B (一) 杂谈

JESD204B协议产生原因

 ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，采用传统的CMOS和LVDS已经很难满足设计要求，JESD204B应运而生在使用最新模数转换器（ADC）和数模转换器（DAC）设计系统时，我已知道了很多有关JESD204B接口标准的信息，这些器件使用该协议与FPGA通信。有一个没有深入讨论的主题就是解决ADC至FPGA 和FPGA 至DAC链路问题的协议部分，这两种链路本来就是相同的TX 至RX系统。作为一名应用工程师，所需要的就是了解其中的细微差别，这样才能充分利用JESD204B通过现有LVDS和CMOS接口提供的优势。有了JESD204B，无需再：● 使用数据接口时钟（嵌入在比特流中）● 担心信道偏移（信道对齐可修复该问题）● 使用大量I/O（高速串行解串器实现高吞吐量）● 担心用于同步多种IC的复杂方法（子类1 和2）

204与204B

 JESD204有三代即JESD204/JESD204A/JESD204B，是一种基于SERDES的连 （ADC和DAC）和逻辑器件的高速串行接口，2006年4月,JESD204标准的最原始版本诞生,该标准描述了数据转换器(ADC或DAC)和接收器(FPGA或者ASIC)之间的吉比特串行数据传输链路(link)2008年4月,改版为JESD204A2011年8月,再改版为目前的JESD204BJESD204B相比前两种的速率提高到了12.5Gbps，而且其相对LVDS也减少了物理连线，使PCB的布局更加灵活。此接口主要用在模数或数模转换器与FPGA之间使用。该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS已经很难满足设计要求；优点：JESD204B接口相对于LVDS的优势包括：数据接口布线所需电路板空间更少，以及转换器和逻辑器件的封装更小 ；支持多芯片同步；目前使用的多是JESD204B的子类1（共有三个子类，子类0/子类1/子类2），//https://www.cnblogs.com/Z-selfadd/p/11449127.html三种子类工作模式： // 三个子类主要是根据同步方式的不同划分的subclass0：只进行通道对齐，不具确定性延时；// 兼容JESD204Asubclass1：支持确定性延时，SYSREF;支持多芯片同步； // 使用SYSREF同步subclass2：支持确定性延时，SYNC　             // 使用SYNC进行同步马上要发布 JESD204C ? // 可确保 JESD204 链路具有可重复的确定性延迟

204与204B 相关对比

对比JESD204  JESD204A  JESD204B速度                      12.5Gbps为什么要和 LVDS 对比

204B 分层

 https://www.pianshen.com/article/5993784911/https://max.book118.com/html/2018/0516/166651735.shtm

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