n分频器 verilog_verilog实现简单分频器

作者：建東

原创不易，请勿抄袭！

偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N(计到N-1)时输出时钟信号翻转。

以4分频为例，波形图如下：

方法一

使用模为2N+1的计数器，让输出时钟在X-1(X在0到2N-1之间)和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%(应为 X/(2N+1))。

得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，CLK1和CLK2占空比不是50%而是低电平2周期，高电平1周期。

最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。时序图如下，红线就是我们要的50%占空比三分频结果：

方法二

和方法一唯一的区别是，CLK1和CLK2相反，高电平变低电平，低电平变高电平，最终输出的分频时钟是CLK1&CLK2。所以注意区别。波形图如下：

总结1和2，设整数位N࿰

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