【SystemVerilog基础】program块的automatic与static深入探究

文章目录

- 1、自动存储与静态存储介绍
- 2、任务定义为automatic的方法
- 3、Program的优势
- 4、Program的功能
参考

为避免仿真和设计竞争问题(race condition)，systemverilog中引入了program的概念。

1、自动存储与静态存储介绍

automactic：自动存储（相当于局部变量）
static：静态存储（相当于全局变量）

类class中定义的任务和函数总是自动automatic的。自动任务中声明的所有项都为每次调用动态分配。所有形式参数和局部变量都存储在堆栈上。

在module、interface、program、package中定义的任务和函数默认为静态static的，所有声明的变量都是静态分配的。 如果一个程序是静态的，那么所有的子程序只能共享一个内存空间。子程序的每

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