IIC总线电阻/电容的计算

1.芯片IIC的接口配置
一般为开漏，引脚需要外接上拉电阻才能保证正常通信。

2.IIC电平的定义
IIC规范将低于VIL或低于0.3VDD的电压定义为逻辑低电平，同样将高于VIH或高于0.7VDD的电压定义为逻辑高电平。
3.最小电阻的确定
电源电压限制了可允许总线拉低的最小上拉电阻值，过强的上拉会阻止器件充分拉低拉线的电平，导致无法确保逻辑低电平能被检测到。在输出级V_OLmax=0.4V 时指定I_OL为3mA，允许总线电压拉低的最小上拉电阻公式：Rmin>=(VDD(min)-Vol)/3mA
注：此处限制最小电阻，是为了防止边沿过陡，单片机无法识别。
4.IIC总线电容
IIC总线一般只有上拉电阻，总线电容是来自芯片管脚的容性负载，总线100k速率可以使用的容限在10pF-400pF之间，400k速率可以使用的总线容限10pF-200pF之间。控制总线电容主要是控制连接在同一总线的器件数量。
5.IIC上拉最大电阻的确定

图一：VDD3V，使用10k的上拉电阻，一个时钟周期为5us，即速率为200k

图二：VDD3V，使用4.7k的上拉电阻，一个时钟周期为2.5us，即速率为400k
通过以上两个图，总线充放电速度跟上拉电阻的阻值成反比，在400K速率下只有图二的波形符合，而在在100k速率下两个图的波形都能满足。总线的负载电容和上拉电阻的值决定了信号的上升空间tr,tr<=300ns，时间常数等于源端阻抗和总线电容的乘积，上拉电阻不太会造成时间常数过大从而使上升沿斜率变小，增大了总线上升时间，也即降低了总线速率。

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