建议先把课本上的半加器与全加器理解一下，再来写半减器和全减器
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代码仿真效果
- 注意：半减器和或门要放在同一个工程目录下
- - 半减器：
  - 或门：
  - 全减器：
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- - 半减器
  - 或门
  - 全减器
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代码仿真效果

注意：半减器和或门要放在同一个工程目录下

半减器：

LIBRARY IEEE;--引用库
USE IEEE.STD_LOGIC_1164.ALL;--调用库中的函数ENTITY h_subter IS--实例化一个半减器PORT(A : IN STD_LOGIC;B : IN STD_LOGIC;DI : OUT STD_LOGIC;--结果位BO : OUT STD_LOGIC --借位端);
END ENTITY h_subter ;--结束实例化ARCHITECTURE fh1 of h_subter IS --声明一个半减器结构体BEGIN DI    <= A XOR B ; --A 异或 BBO <= NOT A AND B;-- 非A 与 BEND ARCHITECTURE fh1;--结束结构体的声明

或门：

LIBRARY IEEE;--引用库
USE IEEE.STD_LOGIC_1164.ALL;--调用库中的程序包ENTITY or2a IS --实例化 或门PORT ( a, b : IN STD_LOGIC; c : OUT STD_LOGIC );END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b; --c = A | BEND ARCHITECTURE;

全减器：

LIBRARY IEEE; --全减器顶层设计描述
USE IEEE.STD_LOGIC_1164.ALL; --调用库函数中的程序包ENTITY a_subter ISPORT ( ain, bin, cin : IN STD_LOGIC;diff, sub_out : OUT STD_LOGIC );
END ENTITY a_subter;ARCHITECTURE fd1 OF a_subter ISCOMPONENT h_subter   --调用半减器声明语句PORT ( A, B : IN STD_LOGIC; DI, BO : OUT STD_LOGIC );END COMPONENT;COMPONENT or2a --调用或门声明语句PORT ( a, b : IN STD_LOGIC; c : OUT STD_LOGIC );END COMPONENT;SIGNAL net1, net2, net3 : STD_LOGIC; --定义3个信号作为内部的连接线（看电路图会更加清晰）BEGIN u1 : h_subter PORT MAP(A=>ain, B=>bin, DI=>net1, BO=>net2 );--例化语句u2 : h_subter PORT MAP(A=>net1, B=>cin, DI=>diff, BO=>net3); --简写的语句sub_out <= net2 or net3;
END ARCHITECTURE;

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半减器

或门

全减器

参考：【VHDL】半减器和全减器的设计
【HDL系列】半减器、全减器和减法器原理和设计

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【VHDL】半减器 and 或门组成全减器

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