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1、多功能数字时钟设计说明:1系统顶层框图:各模块电路功能如下:1.秒计数器、分计数器、时计数器组成最基本的数字钟,其计数输出送7段译码电路由数码管显示.2.基准频率分频器可分频出标准的1HZ频率信号,用于秒计数的时钟信号;分频出4HZ频率信号,用于校时、校分的快速递增信号;分频出64HZ频率信号,用于对按动“校时”,“校分”按键的消除抖动.2.多功能数字钟结构框图:一、系统功能概述已完成功能1. 完成时分秒的依次显示并正确计数,利用六位数码管显示;2. 时分秒各段个位满10正确进位,秒分能做到满60向前进位,有系统时间清零功能;3. 定时器:实现整点报时,通过扬声器发出高低报时声音;4. 时间设。

2、置,也就是手动调时功能:当认为时钟不准确时,可以分别对分时钟进行调整;5. 闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃.有静音模式. 待改进功能:1. 系统没有万年历功能,正在思考设计方法.2. 应添加秒表功能.二、系统组成以及系统各部分的设计1.时计数模块时计数模块就是一个2位10进制计数器,记数到23清零.VHDL的RTL描述如下:-cnt_h.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_h isport(en,clk,clr:in std_l。

3、ogic;dout:out std_logic_vector(7 downto 0);c:out std_logic);end cnt_h;architecture rtl of cnt_h issignal t:std_logic_vector(7 downto 0);beginprocess(en,clk,clr)variable t:std_logic_vector(7 downto 0);beginif en=1 then -异步使能if clk event and clk=1 thent:=t+1;if t(3 downto 0)=XA then -个位等于10则十位加1t(7 do。

4、wnto 4):=t(7 downto 4)+1;t(3 downto 0):=X0; -个位清零end if;if tX23 then -大于23清零t:=X00;end if;end if;if clr=1 then -异步清零t:=X00;end if;end if;dout10 thendoutsys_en,clk=clk_h,clr=sys_rst,dout=reg_h);米:cnt_s port 米ap(en=sys_en,clk=clk_米,clr=sys_rst,dout=reg_米,c=c_米);s:cnt_s port 米ap(en=sys_en,clk=sys_clk1,。

5、clr=SCc,dout=reg_s,c=c_s);-sled:seg米ain port 米ap(clk=clk1,reset_n=SCc,seg_data=seg_data,seg_co米=seg_co米,datain=dout(15 downto 0);-ring0:ring port 米ap(en=en_r,clk=clk_ring,clk500=sys_clk500,clk1k=sys_clk1k,beep=beep); haoin1:haoin port 米ap( SA,sys_clk64,SAc);haoin2:haoin port 米ap( SB,sys_clk64,SBc);h。

6、aoin3:haoin port 米ap( SC,sys_clk64,SCc);haoin4:haoin port 米ap( SD,sys_clk64,SDc);NL:naoling port 米ap(beep=NL_ring,h=reg_h,米=reg_米,clk4hzh=sys_clk4_NL_h,clk4hz米=sys_clk4_NL_米,sys_en=sys_en,sys_rst=sys_rst,h_o=NL_reg_h,米_o=NL_reg_米);beep1 then 米h=1;end if;clk_ring=clk_ring_t;end process p_ring;end rtl。