vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配

一、问题描述：

使用clock_wizard创建一路时钟，连接到了各个模块，时钟频率设置为300M，编译固件无报错且固件下板子后功能正常；接下来修改时钟为200M，开始编译，报错：ERROR: [BD 41-238] Port/Pin property FREQ_HZ does not match between /proc_sys_reset_0/slowest_sync_clk(300000000) and /clk_wiz_0/clk_200M(200000000)

报错截图如下

二、原因

我猜测是Vivado2019.2的bug，以前使用2016.4和2017.3都没有遇到过此问题。

三、解决办法
比较笨拙的办法是，删除相关模块并且重新添加，重新配置ip。不过我要介绍的以下方法可以不用重新添加IP到bd中，原封不动的将bd重建。
1、导出block design的tcl文件

2、删除工程的block design

3、导入第一步骤中到处的tcl文件

4、解决，可以开始编译

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