Verilog HDL 学习笔记三

基于状态机的序列检测器
检测序列11001，其状态转移图如下所示：

三段式：在两个always模块描述方法基础上，使用三个always模块，一个always模块采用同步时序描述状态转移，一个always采用组合逻辑判断状态转移条件，描述状态转移规律，另一个always模块描述状态输出(可以用组合电路输出，也可以时序电路输出)。

设计代码：

module seqdet_11001(dout,din,clk,rst_n);input clk,rst_n;input din;output reg dout;reg [2:0] cst,nst;localparam [2:0]  s0=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100;always @(posedge clk or negedge rst_n )
beginif(!rst_n)cst <= 0;elsecst <= nst;
end always @(din or cst)
begincase(cst)s0:if(din==1)nst <= s1;else nst <= s0;s1:if(din==1)nst <= s2;else nst <= s0;s2:if(din==0)   nst <= s3;elsenst <= s2;s3:if(din==0)nst <= s4;else nst <= s1;s4:if(din==1)nst <= s1;elsenst <= s0;default: nst <= s0;endcase
endalways @(posedge clk or negedge rst_n)
beginif(!rst_n)dout <= 0;else if((din==1)&&cst==s4)dout <= 1;elsedout <= 0;
endendmodule

序列信号发生器可以通过三种方法实现：
1.状态转移型
用一个不断循环的状态机，循环产生序列信号1100_1100_1001_1001；
2.移位寄存器型
通过移位寄存器构成序列信号发生器，定义一个16位的寄存器1100_1100_1001_1001，输入信号的最高位移入最低位，其他位依次向左移一位，在每个时钟上升沿到来时，将输入信号的最高位通过dout输出，从而循环产生序列信号。
3.计数器加组合输出网络类型
根据序列的长度M设计模为M的计数器，计数器的状态可以自定，可列出真值表和卡诺图进行化简，得出逻辑表达式，根据逻辑表达式设计代码。比如以下y要产生的序列1100_1100_1001_1001，则需要模为16位的计数器。

本测试代码采用第二种方法——移位寄存器实现序列信号产生器。

测试代码：

module seqdet_11001_tb;reg clk,rst_n;reg din;wire dout;reg [15:0] DIN;seqdet_11001 uint(.clk(clk),.rst_n(rst_n),.din(din),.dout(dout)
);always        #10   clk = ~clk;
initial
beginclk=0;rst_n=0;din=0;DIN=16'b0;#10 rst_n=1;DIN=16'b1100_1100_1001_1001;#340 $stop;
endalways @(posedge clk)
begindin <= DIN[15];DIN <={DIN[14:0],DIN[15]};
endendmodule

具体的三种实现序列信号产生器的方法可参考[]https://blog.csdn.net/Reborn_Lee/article/details/80378670

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