第七章

Clock and Reset
介绍协议时钟和复位信号的时序。它包括以下部分:
– 7-68页的时钟和复位要求。

7.1 Clock and reset requirements

这一部分介绍HCLK和HRESETn信号的实现要求。

7.1.1 Clock

每个组件使用一个单一的时钟信号，HCLK。所有的输入信号都在HCLK上升沿上采样。所有输出信号的变化必须发生在HCLK上升沿之后。
在扩展传输中，当在不同的上升时钟边采样时，被描述为稳定的信号需要保持在相同的值。然而，这些信号可能在时钟边缘后出现脉冲，返回到先前驱动的相同值。
Note
当使用典型的综合设计流程时，可以观察到这种行为，其中输出多路复用器的控制信号可以在扩展传输期间改变，但它们会导致使用相同的输出值。
它定义了一个接口在上升时钟边缘之间是否有脉冲。
AHB5定义了Stable_Between_Clock属性。定义此属性是为了决定接口是否需要保证稳定的信号在上升时钟边缘之间保持稳定。
如果该属性为True，则保证需要稳定的信号在上升时钟边缘之间保持稳定和没有脉冲。
如果该属性为False或未定义，信号可能会在上升时钟边缘之间出现脉冲。

7.1.2 Reset

复位信号HRESETn是协议中唯一LOW有效的信号，是所有总线元素的主要复位。复位可以异步生效，但在HCLK上升沿之后同步失效。
一个组件必须定义一个最小的周期数，在这个周期内必须使复位信号生效，以确保该组件完全复位，并且输出处于所需的复位值。
在复位期间，所有主机必须确保地址和控制信号在有效的水平，并且HTRANS[1:0]指示IDLE。
在复位过程中，所有从机必须确保HREADYOUT为HIGH。

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