FPGA-小梅哥时序传输模型

FPGA时序传输模型

时钟偏斜：时钟从源端口出发，到达目的寄存器和源寄存器的时间差值。

将上述公式进行变换：
Tclk+(Tclk2-Tclk1)-Tsu-Tco-Tdata>=0;
Slack=Tclk+Tskew-Tsu-Tco-Tdata
Slack>=0;
目的寄存器能够正确的接收源寄存器发射过来的数据建立时间余量
Tclk1:时钟信号从时钟源端口出发，到达源寄存器时钟端口的时间。
Tco:时钟上升沿到达寄存器时钟端到数据输出到寄存器Q端口的时间。
Tdata:数据从源寄存器Q端出发，到达目的寄存器D端的时间。
Tclk：时钟周期
Tclk2:时钟信号从时钟源端口出发，到达目的寄存器端口的时间。
Tsu:寄存器要求的其数据端口的值必须提前于时钟上升沿达到其时钟端口的时间值。
DFF=D触发器=寄存器
Tskew:时钟从源端口到达目的寄存器和源寄存器时钟端口的时间差值（Tclk2-Tclk1)
Tclk+Tclk2-Tsu:数据需求时间
Tclk1+Tco+Tdata:数据到达时间
Slack:数据需求和数据到达时间的差值，如果为正值，则表明数据被目的寄存器正确接收，如果负值，则表明数据不能被目的寄存器正确接收。

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