Verilog语言消抖电路

modelsim软件下

机械开关在接通或断开的瞬间，由于机械的弹性振频，触点会出
现抖动现象，通常他点振频的延续时间大约为10~20 ms，在实际
应用中，常采用硬什或软什力法消除开关科动对系统造成的不良
彩响。图8.3.2所示电路是解决机械开关抖动的一种硬件实现方案，
其工作原理是：电路采用5mS （200FE）的时钟信号CP按收米自
开关的输入数据A，如果连续3次数据A为零，可以认为数据是稳
定的，且可以接收。如果增加D他发器的个数可以延长去抖动的
吋间，使得数据B更加稳定可靠。

源代码：

module top1 (Btn_In,CLR_,CLK,Q);input Btn_In,CLR_,CLK;output Q; wire Out,Out1,Out2;  reg CP;Debounce u0 (.Btn_In(Btn_In),.CLR_(CLR_),.CLK(CLK),.Out2(Out2),.Out1(Out1),.Out(Out));_RSFF u1 (.Q(Q),.R(Out1),.S(Out2),.CP(Out));
endmodulemodule Debounce (Out,Out1,Out2,Btn_In,CLK,CLR_);input Btn_In;input CLK,CLR_;output Out,Out1,Out2;reg Delay0;reg Delay1;reg Delay2;reg Q;always @ (posedge CLK or negedge CLR_)beginif (~CLR_) beginDelay0 <= 1'b0;Delay1 <= 1'b0;Delay2 <= 1'b0;endelse beginDelay0 <= Btn_In;Delay1 <= Delay0;Delay2 <= Delay1;end
end
assign Out1 = Delay0&Delay1&Delay2;
assign Out2 =~(Delay0&Delay1&Delay2);
assign Out = CLK;
endmodulemodule _RSFF(Q,R,S,CP);output Q;input R,S,CP;reg Btn_In,CLR_,CLK;reg Q;always @ (posedge CP)case ({R,S})2'b00:Q <= Q;2'b01:Q <= 1'b1;2'b10:Q <= 1'b0;default;endcase
endmodule

测试代码：


`timescale 1ms/1ms
module test_top1();reg Btn_In,CLR_,CLK;wire Q;top1 i1 (.Btn_In(Btn_In),.CLR_(CLR_),.CLK(CLK),.Q(Q));initialbeginCLR_=1'b0;CLR_=#10 1'b1;#600 $stop;endalwaysbeginCLK=1'b0;CLK=#5 1'b1;#5;endalwaysbeginBtn_In=1'b0;#2 Btn_In=1'b1;#2 Btn_In=1'b0;#2 Btn_In=1'b1;#2 Btn_In=1'b0;#2 Btn_In=1'b1;#2 Btn_In=1'b0;#2 Btn_In=1'b1;#500 Btn_In=1'b0;#2 Btn_In=1'b1;#2 Btn_In=1'b0;#2 Btn_In=1'b1;#2 Btn_In=1'b0;#2 Btn_In=1'b1;#2 Btn_In=1'b0;#2 Btn_In=1'b1;#2 Btn_In=1'b0;#600 $stop;end
endmodule

仿真结果：

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