fpga vivado 错误总结（本人遇到以及改正）

[Common 17-48] File not found:********ethernet_test.ltx

造成的原因以及改正：把一个芯片自带的时钟写进别的模块里了，可以生成比特流文件，但是不能少烧进板子里面。我当时是ip核生成的时钟，报错了。关掉文件，从新打开，把步骤跑一边，如果还有错，就打开放bit文件impl_1，再放一边，巨玄学，然后就过了。（仅限本人bug）

[VRFC 10-3180] cannot find port 'len' on this module

原因及其改正：最开始定义了pack_len,这个变量应该是名字有问题，跟主函数模块有重复，把名字改了，就好了，就没有什么别的问题。

[Synth 8-6859] multi-driven net on pin en with 1st driver

原因以及改正：一个变量在多always语句块中被定义，建议一个变量写在一个always中。多个语句块仿真会报错，但是可以下载bit文件。可以用buf_***替代。

[VRFC 10-3236] concurrent assignment ******

原因：在测试文件里面，输入用reg类型，输出用wire类型。检查一下确实是因为这个原因，然后可能会同时报错[XSIM 43-3322] Static *****这个错误。（XSIM 43-3322] 这个错误也有可能是测试文件命名有问题。）

*本次代码查阅了很多资料，借鉴了许多大佬的博客，非商业用途，自行学习，谢谢

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