小数分频器vhdl实现_verilog 实现小数分频(小数分频器)代码
verilog
实现小数分频(小数分频器)
小数分频无法做到
1
：
1
的占空比。例如用
77
分频得到
16M
时钟的生成原
理如下：
对于
77
M
的时钟，
一个
sts-12
帧有
9720
拍。
对于
16M
时钟，
一个
sts-12
帧有
32*8*8
拍。即
77M
下每计数
1215
，
16M
下计数
256.1215/256 =4.76
考虑
到数字处理只能是整数，则需要在每
m
个
5
拍扣一拍，每
n
个
4
拍扣一拍。列
方程为：
m + n =256
5m + 4n =1215
得到
m= 191, n = 65,
即通过
191
个
5
分频和
65
个
4
分频实现
16M
的时钟。
小数分频是通过可变分频和多次平均的方法实现的。例如要实现
4.7
分频，
需要在
10
次分频中做
3
次
4
分频和
7
次
5
分频就可以做到，再如实现
5.67
分
频，只要在
100
次分频中，做
67
次
6
分频，
33
次
5
分频即可。因为从
N
分频到
N+1
分频和从
N+1
分频到
N
分频的切换，会产生一个随时间增长
的相位移。考
虑到小数分频中需要多次进行两种频率分频，必须将两种分频均匀，这种“均
匀”工作是通过计数器完成的，这里仅给出一位小数的情况，下面简要介
绍这
种混合的方法：
每进行一次分频，计数值为
10
减去分频系数的小数部分，各次计数值累加。
若累加结果小于
10
，则进行
N +1
分频，若大于或等于
10
，则进行
Ｎ
分频。
以
8.7
分频为例进行设计时，需要进行
3
次
8
分频，
7
次
9
分频。该例中计数
值(
10-7
)
=3
，前三次累加结果都小于
10
，所以为
9
分频，第四次累加结果为
12
，则去掉十位数后累加结果变为
2
，同时进行
8
分频，下表给出了该分频器的
分频过程。
分频系数
8.7
--------------------------------------
序号
累加结果
分频系数
1 3 9
2 6 9
3 9 9
4 12-10 =2 8
5 5 9
6 8 9
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