广工计组实验f2一位全加器

2024-06-30 21:55:13

实验原理

半加器设计原理：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。

其中：a、b分别为被加数与加数，作为电路的输入端；s0为两数相加产生的本位和，它和两数相加产生的向高位的进位c0一起作为电路的输出。

全加器设计原理：除本位两个数相加之外，还要加上从低位来的进位数，称为全加器。

其中：a为被加数，b为加数，c为低位向本位的进位，c0为本位向高位的进位，s0为本位和。

用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。而多个一位全加器进行级联可以得到多位全加器。
一个一位全加器可以用两个一位半加器和一个或门连接而成。而一个一位半加器可由基本门电路组成。

实验代码

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_adder IS

PORT (ain,bin,cin:IN STD_LOGIC;

cout,sum:OUT STD_LOGIC);

END ENTITY f_adder;

ARCHITECTURE fd1 OF f_adder IS

COMPONENT h_adder

PORT (a,b:IN STD_LOGIC;

co,so:OUT STD_LOGIC);

END COMPONENT;

COMPONENT or2a

PORT(a,b:IN STD_LOGIC;

c: OUT STD_LOGIC);

END COMPONENT;

SIGNAL d,e,f : STD_LOGIC;

BEGIN

u1: h_adder PORT MAP(a=>ain,b=>bin,co=>d,so=>e);

u2: h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum);

u3: or2a PORT MAP(a=>d,b=>f,c=>cout);

END ARCHITECTURE fd1;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY h_adder IS

PORT (a,b:IN STD_LOGIC;

co,so:OUT STD_LOGIC);

END ENTITY h_adder;

ARCHITECTURE fh1 OF h_adder IS

BEGIN

so<=NOT(a XOR (NOT b));

co<=a AND B;

END ARCHITECTURE fh1;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY or2a IS

PORT(a,b:IN STD_LOGIC;

c: OUT STD_LOGIC);

END ENTITY or2a;

ARCHITECTURE one OF or2a IS

BEGIN

c<=a OR b;

END ARCHITECTURE one;

元件图

测试结果

分配后与真值表对应实验正确

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