数码管驱动实验Verilog

1、知识点

①数码管动态扫描实现

②In System source and probes editor(ISSP)调试工具的使用

2、设计内容

a.输入查找表

b.分频模块

c.8选1多路器

d.8位循环移位寄存器

模块组合图

3、代码

module HXE8(clk,Rst_n,En,disp_data,sel,seg);input clk;//50Minput Rst_n;input En;input [31:0]disp_data;output [7:0]sel;//数码管位选output reg [6:0]seg;//数码管段选reg [14:0] divider_cnt;reg clk_1K;reg [7:0]sel_r;reg [3:0]data_tmp;//数据缓存//分频计数器always@(posedge clk or negedge Rst_n)if(!Rst_n)divider_cnt <= 15'd0;else if(!En)divider_cnt <= 15'd0;else if(divider_cnt == 24999)divider_cnt <= 15'd0;elsedivider_cnt <= divider_cnt + 1'b1;//1K扫描时钟生成模块always@(posedge clk or negedge Rst_n)if(!Rst_n)clk_1K <= 1'b0;else if(divider_cnt == 24999)clk_1K <= ~clk_1K;elseclk_1K <= clk_1K;//8位循环移位寄存器   always@(posedge clk_1K or negedge Rst_n)if(!Rst_n)sel_r <= 8'b0000_0001;else if(sel_r == 8'b1000_0000)sel_r <= 8'b0000_0001;elsesel_r <= sel_r << 1;//8选1多路器always@(*)case(sel_r)8'b0000_0001:data_tmp = disp_data[3:0];8'b0000_0010:data_tmp = disp_data[7:4];8'b0000_0100:data_tmp = disp_data[11:8];8'b0000_1000:data_tmp = disp_data[15:12];8'b0001_0000:data_tmp = disp_data[19:16];8'b0010_0000:data_tmp = disp_data[23:20];8'b0100_0000:data_tmp = disp_data[27:24];8'b1000_0000:data_tmp = disp_data[31:28];default:data_tmp = 4'b0000;endcase//always@(*)case(data_tmp)4'h0:seg = 7'b1000000;4'h1:seg = 7'b1111001;4'h2:seg = 7'b0100100;4'h3:seg = 7'b0110000;4'h4:seg = 7'b0011001;4'h5:seg = 7'b0010010;4'h6:seg = 7'b0000010;4'h7:seg = 7'b1111000;4'h8:seg = 7'b0000000;4'h9:seg = 7'b0010000;4'ha:seg = 7'b0001000;4'hb:seg = 7'b0000011;4'hc:seg = 7'b1000110;4'hd:seg = 7'b0100001;4'he:seg = 7'b0000011;4'hf:seg = 7'b0001110;endcaseassign sel = (En)? sel_r : 8'b0000_0000;endmodule `timescale 1ns/1ns
`define clk_period 20module HXE8_tb;reg clk;reg Rst_n;reg En;reg [31:0]disp_data;wire [7:0]sel;wire [6:0]seg;HXE8 HXE8(.clk(clk),.Rst_n(Rst_n),.En(En),.disp_data(disp_data),.sel(sel),.seg(seg));initial clk = 1;
always #(`clk_period/2) clk = ~clk;initial beginRst_n = 1'b0;En = 1;disp_data = 32'h12345678;#(`clk_period*20);Rst_n = 1'b1;#(`clk_period*20);#20000000;disp_data = 32'h87654321;#20000000;disp_data = 32'h89abcdef;#20000000;$stop;end
endmodule

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2、设计内容

3、代码

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