module top_module ();reg clk;reg reset,t;reg q;always #10 clk=~clk;always #20 t=~t;initial beginclk = 0;reset = 0;t=0;#30 reset=1;#10 reset=0;endtff inst1(.clk(clk),.reset(reset),.t(t),.q(q));
endmodule

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