计算机系统结构知识总结

第一章计算机系统结构的基础知识

1.1 Amdahl定律

1.系统性能加速比

1.2 CPU性能公式

例题：

//在CPU1执行的指令中，分支指令占30%，比较指令站30%，其余指令占40%。
//而在CPU2中跑相同的程序，因为CPU2中分支指令和比较指令是结合在一起的，因此，如果假设在CPU1中跑的指令一共有100条的话，那么在CPU2中指令就只有70条（30条分支指令+40条其余指令），因此在计算CPU2的CPI时需要重新计算这两种指令的占比。并且CPU2中的指令规模也是CPU1中指令规模的0.7倍

1.3 MIPS 速率

//CPI的意思是平均每条指令执行所花的时钟周期数。
//因此1/CPI就是平均1个时钟周期能够执行的指令数
//如果CPI的单位是  （周期数/指令数） ，那么 1/CPI 的单位 就是 （指令数/周期数） ， 又因为 1周期 = 1/f（s），因此将周期数转换为秒数，得到 f/(CPI) ,单位为(指令数/s),即平均每秒执行的指令个数，除以10^6，可得 平均每秒执行x百万条指令。

PS: 注意：M = 10^6

习题1.7
习题1.10

习题1.11

第三章流水线技术

考点内容：

动态多功能流水线等
流水线吞吐率、加速比、效率的计算
单功能非线性流水线调度
指令相关、重定向、指令调度等

3.1 流水线基本概念

3.1.1 基本介绍

3.1.2 流水线分类

3.2 流水线的性能指标

3.2.1 吞吐率

3.2.1 流水线的加速比

3.2.3 流水线的效率

3.2.4 例题

3.2.5 流水线设计中的若干问题

3.3 非线性流水线的调度

3.3.1 单功能非线性流水线的最优调度

启动距离与禁用启动距离

预约表

一个5功能段非线性流水线预约表

1.根据预约表写出禁止表F

2.根据禁止表F写出初始冲突向量C0

3.根据初始冲突向量C0画出状态转换图

计算举例

根据状态转换图写出最优调度方案

/**
原因：因为如果有奇数个间隔时间，那么（4,3） 就会是：
4,3,4,3......4.
而（3,4）则是：
3,4,3,4......3
相比之下，（3,4）的平均间隔时间更短
**/

3.3.2 结论总结

（1/平均延迟拍数*时钟周期）是这种调度策略的流水线最大吞吐率。
假如按照（2,2,5）这种间隔策略调度，那么设Ti=从0开始，第i个结果产生时刻。则：
1. T1=7*t
2. T2=T1+2*t
3. T3=T2+2*t
4. T4=T3+5*t
5. T5=T4+2*t
6. T6=T5+2*t
7. T7=T6+5*t
8. …

3.4 流水线的相关与冲突

3.4.1 五段流水线

基本内容

IF/ID/EX/MEM/WB

(分支指令的执行在ID/EX/MEM三段执行均可，具体在那一段执行需要看题目的具体要求。加入在MEM段执行，那么在画时空图时，当分支指令执行到WB段时，跳转目标指令执行到IF段。也就是在分支指令执行完MEM段后，跳转目标指令才进入IF段)

采用流水线方式实现时，应解决好以下几个问题：

5段流水线的两种描述方式

3.4.2 相关

3.4.2.1 数据相关

3.4.2.2 名相关

举例：

3.4.2.3 控制相关

3.4.3 流水线冲突

3.4.3.1 结构冲突

**结构冲突举例：**访存冲突

观察上图可知，在第4个周期时，load指令需要访存数据和i+3指令需要访存指令，此时会产生结构冲突。

解决办法1：插入气泡

从时空图可以看出，指令i+3暂停了一个时钟周期。

解决办法2：指令存储器和数据存储器相互独立

哈佛结构！

3.4.3.2 数据冲突

（1）数据冲突三种类型

考虑两条指令 i 和 j ，且 i 在 j 之前进入流水线

写后读冲突（RAW）

在 i 写入之前，j 先去读。 j 读出的内容是错误的。这是最常见的一种数据冲突，它对应于真数据相关。

写后写冲突（WAW）

在 i 写入之前，j 先写。5段流水线不会发生写后写冲突

读后写冲突（WAR）

在 i 读之前，j 先写。

（2）使用重定向技术减少数据冲突引起的停顿

当像上述指令那样发生写后读冲突时，一种简单的处理办法是在暂停DADD后面的指令。具体操作方法：

在DSUB 指令进入ID段，通过译码发现，与DADD指令发生数据冲突，此时暂停DSUB指令及其后面的指令，（DSUB指令暂停在ID段），直到DADD指令到达WB段时，在时钟前半段将数据写入寄存器，DSUB在时钟后半段读取正确的数据。这样在下一个时钟到来时，DSUB指令可正常进入EX段。

指令	1	2	3	4	5	6	7	8	9
DADD	IF	ID	EX	MEM	WB
DSUB		IF	ID	ID	ID	EX	MEM	WB
XOR			IF	IF	IF	ID	EX	MEM	WB

而使用重定向技术就可以减少像这样的停顿。

关键思想：如果能够将计算结果从其产生的地方直接送到其它指令需要它的地方，那么就可以避免停顿。

采用定向技术后的流水线数据通路

（3）重定向技术中需要停顿的数据冲突

但并不是所有的数据冲突都可以用重定向技术解决。当发生Load-Use冲突时，仍需要暂停指令。

如上图，当DADD指令需要使用LD指令产生的数据时，会发生Load-Use冲突。LD指令在第4个周期进入MEM段，访问存储器取出数据，此时数据再MEM段与WB段之间寄存器的入口处；而DADD指令在此时进入EXE段，正需要数据来进行运算。

那么此时是否可以将寄存器入口处的数据直接重定向到ALU入口处呢？不可以，因为这样会增加关键路径的长度，使得整个时钟周期变长，极大影响CPU效率。

因此需要从寄存器出口重定向到ALU的入口，所以DADD指令需要暂停一个时钟周期，只有这样才能重定向成功。

（4）依靠编译器解决数据冲突

让编译器重新组织指令顺序来消除冲突，这种技术称为指令调度或流水线调度。

3.4.3.3 控制冲突

执行分支指令的结果有两种：

分支成功：PC值改变为分支转移的目标地址。
分支失败：PC的值保持正常递增，指向顺序的下一条指令。

处理分支指令最简单的方法：

“冻结”或者“排空”流水线。

**具体操作：**一旦在流水线的ID段检测到分支指令，就暂停其后所有指令，直到分支指令到达MEM段（具体要看在哪段执行分支指令）、确定是否成功并计算出新的PC为止。在下一个时钟到来时按照新的PC取指。

**优点：**简单。

时空图：

分支成功：

	1	2	3	4	5	6	7	8	9	10
分支指令	IF	ID	EX	MEM	WB
分支指令+1（需要被暂停和排空）		IF	NOP	NOP
分支指令+2		-	-	-
分支目标指令+1					IF	ID	EX	MEM	WB
分支目标指令+2						IF	ID	EX	MEM	WB
分支目标指令+3							IF	ID	EX	MEM

前述5段流水线中，改变PC值是在MEM段进行的。给流水线带来了3个时钟周期的延迟。把由分支指令引起的延迟称为分支延迟。

1.9=0.3*(1+3)+0.7*1//正常指令的CPI为1，而分支指令有3个时钟周期的延迟，所以CPI=（1+3）

三种通过编译器来减少分支延迟的方法：

始终预测分支失败

时空图：(注意，以下两个时空图均是在ID段执行跳转指令)

不跳转:

指令	1	2	3	4	5	6	7
分支指令i（失败）	IF	ID	EX	MEM	WB
i+1		IF	ID	EX	MEM	WB
i+2			IF	ID	EX	MEM	WB

跳转：

指令	1	2	3	4	5	6	7	9
分支指令i（成功）	IF	ID	EX	MEM	WB
i+1		IF	NOP
i+2		-	-
分支目标指令			IF	ID	EX	MEM	WB
分支目标指令+1				IF	ID	EX	MEM	WB

如果改到MEM段执行跳转指令：

指令	1	2	3	4	5	6	7	8
分支指令i(成功)	IF	ID	EX	MEM	WB
i+1		IF	ID	EX	NOP
i+2			IF	ID	NOP
分支目标指令					IF	ID	EX	MEM
分支目标指令+1						IF	ID	EX

分支指令后面的指令正常进入流水线，知道MEM段判断需要分支，才将进入的两条后续指令清空。

始终预测分支成功

延迟分支

主要思想：

从逻辑上“延长”分支指令的执行时间。把延迟分支看成是由原来的分支指令和若干个延迟槽构成，不管分支是否成功，都要按顺序执行延迟槽中的指令。在大多数采用延迟分支的计算机上，绝大多数的延迟槽都是一个。

即：

//分支指令
//延迟槽
//后继指令

是在ID段执行分支指令的

放入延迟槽中的指令时编译器选的的，而且应该是有用的指令。这就涉及到了分支延迟指令的调度。

有三种调度方法：

从前调度
从目标处调度
从失败处调度

进一步改进：分支取消机制

当分支的实际执行方向和事先所预测的一样时，执行分支延迟槽中的指令，否则就将分支延迟槽中的指令转化成一个空操作。

3.5 习题

（1）

指令名	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20
LW	IF	ID	EX	M	WB
ADDI		IF	ID	ID	ID	EX	M	WB
SW			IF	IF	IF	ID	ID	ID	EX	M	WB
ADDI						IF	IF	IF	ID	EX	M	WB
SUB									IF	ID	ID	ID	EX	M	WB
BNZ										IF	IF	IF	ID	ID	ID	EX	M	WB
LW																IF	ID	EX	M	WB

(2)

指令名	1	2	3	4	5	6	7	8	9	10	11	12	13	14
LW	IF	ID	EX	M	WB
ADDI		IF	ID	ID	EX	M	WB
SW			IF	IF	ID	EX	M	WB
ADDI					IF	ID	EX	M	WB
SUB						IF	ID	EX	M	WB
BNZ(需要暂停一个周期)							IF	ID	ID	EW	M	WB
LW										IF	ID	EX	M	WB

注意：指令BNZ需要暂停一个时钟周期。因为该流水线是在ID段判断是否跳转的，判断依据是寄存器R4的值。而BNZ与SUB指令关于R4产生冲突。当SUB指令执行到EX段址，BNZ指令执行到ID段，此时无法正常重定向，因此BNZ需要暂定一个时钟周期以便成功重定向R4的值。

（3）

一个错误答案：

根据时空图可以看出，该流水线是在ID段执行分支指令的，因此对于BNZ指令而言，需要在ID段就得到寄存器r4的正确值，而但BNZ处于ID段时，SUB指令处于EX段，此时r4的正确值，而但BNZ处于ID段时，SUB指令处于EX段，此时r4的正确值，而但BNZ处于ID段时，SUB指令处于EX段，此时r4的正确数值正处于EX/MEM 寄存器的入口处，和Load-Use 的原因相同，不能在这里直接将正确数值导入ID段，需要在下一个时钟到来时从EX/MEM 寄存器的出口处导入ID段，因此在这里BNZ指令在ID段需要暂停一个周期。

这个题说明需要重点关注分支指令的执行阶段，因为不同的执行阶段可能会对重定向产生影响。

正确答案：

第五章指令级并行及其开发

5.4 动态分支预测技术

5.4.1 分支历史表BHT

作用：记录分支指令最近一次或几次的执行情况（成功还是失败），据此进行预测。

5.4.2 分支目标缓冲器BTB

5.5 多指令流出技术

5.5.1 超标量

5.5.2 超长指令字

5.5.3 超流水线处理机

注意，第6个周期流出了两条指令。但这两条指令并不是同时流出的，而是先后流出的！

5.6 习题

第七章存储系统

考点：

两级Cache
存储系统性能指标的计算（平均访问时间、CPU性能等）
伪相联
Cache的工作原理

7.1 存储系统的基本知识

7.1.1 存储层次的性能参数

7.1.2 存储层次的四个问题

7.2 Cache的基本知识

7.2.1 基本知识

Cache按照块管理。主存被分割成和Cache块大小相同的块。主存地址被划分为（块地址，块内位移）
映象规则：
1. 全相联
2. 直接映象，块地址被划分为（tag,index）。index对应映象到cache中的块号。
3. 组相联映象，k路组相联就是cache中k个块组成一组。块地址划分和2相同。index对应映象到cache中的组号。
例子：

替换算法：
1. 随机法
2. 先进先出FIFO
3. LFU，最少使用（替换近期最少访问的块）
4. LRU，最久未使用（替换最久没有访问的块，使用广泛）

7.2.2 写策略

注意：

写操作必须是在命中后才可进行
写访问可能导致Cache和主存内容不一致

两种写策略：

写直达：不仅写入cache，也写入下一级存储器
写回：只写入cache，当cache中相应块被替换时，才写回主存（设置修改位）

分析：

采用写直达法时，若在进行“写”操作的过程中CPU必须等待，直到“写”操作结束，则称CPU写停顿。可采用写缓冲器来减少写停顿。

当发生写不命中时的策略：

按写分配：写不命中时，先把所写单元所在的块调入Cache，
再行写入。
不按写分配：写不命中时，直接写入下一级存储器而不调块。

一般来说，写回法使用按写分配；写直达发使用不按写分配。

7.2.3 Cache的性能分析

如果没有Cache,则每一次不命中都需要花费50个时钟周期的开销。

Cache对于低CPI，高时钟频率的CPU来说更加重要。因为这样的CPI速度较快，访存造成的停顿时间相比而言影响较大。

7.2.3 改进Cache的性能

7.3 降低不命中率

7.3.1 概述

强制性不命中与相联度和容量均无关
容量不命中只与容量有关
冲突不命中和容量以及相联度均有关。相同容量下，相联度越高冲突不命中越低。

分析：

增加块大小：

Cache容量一定的情况下，块大小增大，不命中率先下降，再增加。

因为，块大小增大，一方面减少了强制性不命中；另一方面会减少块的数量，从而增加了冲突不命中。

Cache容量越大，使不命中率达到最低的块大小就越大。并且增大块大小会增大不命中开销。
增加容量：

可能增加命中时间。
提高相联度：

相联度超过8意义不大。

容量为N，直接映象与容量为N/2，2路组相连的不命中率近似。

提高相联度会增加命中时间。

7.3.2伪相联Cache

	命中率	命中时间
直接映象	低	小
组相联	高	大
伪相联	高	小

7.3.2 牺牲Cache

7.4 降低不命中开销

7.4.1 两级Cache

//注意！2.性能分析中所说的不命中率均指局部不命中率

//理解：可以对照7.2.3中“存储器停顿周期”来看。
//将两级Cache仍看做一级cache，也就是将L1看成cache，将L2和主存看成主存。
//那么在这个一级Cache中，命中率为  命中率L1 ,不命中开销为为（命中时间L2+不命中率L2*不命中开销L2）
//因此根据“存储器停顿周期”的计算方法可得：
//存储器停顿周期=访存次数*不命中率L1*不命中开销L1。

例题：

7.4 并行主存系统

7.4.1 单体多字存储器

7.4.2 多体交叉存储器

7.5习题

解：

假设：

P直接命中率=（1-F一路）

P失效率=F二路

则P伪命中率+P直接命中率+P失效率=1

P伪命中率=F 一路 - F二路

	概率	花费时间
直接命中率	1-失效率1路	命中时间1路
伪命中率	失效率1路-失效率2路	命中时间1路+伪命中开销
失效率	失效率2路	命中时间1路+查询二路开销（≠伪命中开销，忽略不计）+不命中开销

所以

T平均访问=（1-失效率1路） * 命中时间1路+（失效率1路-失效率2路） * （命中时间1路+伪命中开销）

+失效率2路 * （命中时间1路+不命中开销）

整理可得：

T平均访问=命中时间1路+（失效率1路-失效率2路）* 伪命中开销+失效率2路 * 不命中开销

0.35代表平均每次CPU发出访存指令 访存内存的次数。而题目说，每次访问内存只能传输一个字。因此也就是平均每次CPU发出访存指令 都会从内存传输0.35个字。 又已知，每秒发出10^9 次访存请求，所以每秒 从内存传输10^9 * 0.35 个字。
又因为存储器的带宽为每秒传输 10^9 个字。所以CPU访存占总的带宽为：
10^9 * 0.35 / 10^9!

第八章输入输出系统

8.1 I/O系统的可靠性、可用性和可信性

可靠性：

系统从某个初始参考点开始一直连续提供服务的能力。

用平均无故障时间MTTF（mean time to failure）来衡量。

MTTF的倒数就是系统的失效率

如果系统中每个模块的生存期服从指数分布，则系统整体的失效率是各部件的失效率之和。
可用性

MTTR（mean time to repair）平均修复时间
可信性：

服务的质量。即在多大程度上可以合理地认为服务是可靠的。（不可以度量）
例题

8.2 廉价磁盘冗余阵列RAID

什么是RAID?

使用多个磁盘（包括驱动器）的组合来代替一个大容量的磁盘。
特点

多个磁盘并行工作。

以条带为单位把数据均匀地分布到多个磁盘上（交叉存放）。

条带存放可以使多个数据读/写请求并行地被处理，从而提高总的I/O性能。

8.2.1 RAID0

可靠性框图：四个块串联

8.2.2 RAID1（RAID10）

可靠性框图：

8.2.3 RAID2

特点：
1. 每个数据盘存放所有数据字的一位，即Disk0存放数据字的第0位、Disk1存放数据字的第1位…
2. 数据盘的每一行构成一个数据字，纠错盘中相应行为该字的汉明码。例如B0_{B3构成字B，其汉明码为Bx}Bz。每当往数据盘写入数据时，就为之形成汉明码。每当读数据时，也把其汉明码读出来，用于判断数据是否有错。
  
  汉明码具有纠正1位错误和检验2位错误的功能。如果出现1位错误可以立刻纠正。
3. 冗余盘的个数为log2m级。m为数据盘的个数。对于32位的情况来说，冗余盘的个数为7.
可靠性框图

可以坏一个，不能坏两个

8.2.4 RAID3

Aparity为A0~A3的校验位。

可靠性框图

可以坏一个，不能坏两个

8.2.5 RAID4

本图中的A0~A3 与 RAID3中的A0_{A3不同。RAID3中的A0}A3是位或字节，本图中的A0~A3是更大的数据块。

可靠性框图

可以坏一个，不能坏两个

8.2.6 RAID5

可靠性框图

可以坏一个，不能坏两个

8.2.7P＋Q双校验磁盘阵列

可靠性框图

可以坏两个。

8.2.8 RAID10与RAID01

假设共有8个磁盘，由于首先镜像，所以就相当于只有4个盘可以用来存放数据，另外4个盘用于作镜像盘。

可靠性框图

假设共有8个磁盘，先进行条带存放，再对组进行镜像。

可靠性框图

评析

假设现在有2*n个盘。

采用RAID10，那么将分成n个组，每个组中2个磁盘，且这2个磁盘的内容相同。
采用RAID01，那么将分成2个组，每个组中n个磁盘，且这n个磁盘的内容不同。

8.3 可靠性计算

辨析：

R（t）可以看做为t时刻，磁盘正常工作的概率，设为P

（这么理解可能不太严谨，但可以做题）

F（t）=1-R(t) 设为Q。

对于RAID2~5来说，假设有4个数据盘。其损坏的个数与能否正常工作的情况如下：

磁盘损坏个的数（最多4个）	0	1	2	3	4
能否正常工作	√	√	×	×	×

运用高中数学知识，那么其可以正常工作的概率=C(4,0) * P ^ 4 + C(4,1) * P ^ 3 * (1-P)

对于PAID6来说，因为它最多可以损坏两个磁盘，

因此，其可以正常工作的概率=C(4,0) * P ^ 4 + C(4,1) * P ^ 3 * (1-P) + C(4,2) * P^2 * (1-P) ^ 2

8.4 习题

第九章互连网络

考点：

各种互连函数
几个单级静态网络参数，网络直径、入度处度、最短路径
动态互联网络

9.1 互连函数

9.1.1 互连函数

9.1.2 几种基本的互连函数

注意，以下的n和N的关系： n=log2(N)

对输入节点编号进行1次取反就是调用了一次交换函数，相当于向前走了一步。最坏情况下需要取三次反（例如：000-111），这就相当于从一个点到另一个点，最远需要走三步

均匀洗牌函数
也称为混洗函数
函数关系σ（xn-1 xn-2 …x1 x0）=xn-2 xn-3 …x1 x0 xn-1 ，即把输入端的二进制编号循环左移一位。
单级混洗—交换网络的直径是2n-1。
σ函数的作用是循环左移，函数σ-1的作用是循环右移，也就是σ函数的反函数。两个函数的对应图像呈镜像关系。
单级混洗-交换函数（使用σ函数以及cube0函数）

2^i 转换为二进制：10…0(有i个0)

（n=4）

9.2 互连网络的结构参数与性能指标

9.2.1 互连网络的结构参数

9.3 静态互连网络

9.4 动态互连网络

9.4.1 多级互连网络

也可以根据目的地址，0往上传输，1往下传输

9.5 习题

静态网络结构参数与性能指标总结：

网络名	使用的交换函数	网络直径	节点的度
单级混洗交换网络	cube0、σ	2n-1·	每个节点的入度=出度=2
立方体交换网络	cube0,cube1,cube2	n	每个节点的入度=出度=3
PM2I网络	PM2+0 PM2+1 … PM2+n-1	n/2 向上取整	2n-1
循环移数网络	PM2±0 PM2±1 … PM2±n-1	n/2 向上取整	2n-1

备注：循环移数网络x节点最远的节点为：x + (n-1) ±(n-3)±(n-5)…±(1) or ±(0)，其中括号中的数字代表指数，底数为2.

（2）.

(3)

第十章多处理机

10.1 并行处理面临的挑战

（1G=10^9）

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