多个FPGA之间PLL输出时钟的同步

需求分析，当多个FPGA芯片之间采用一个时钟作为输入，且要求每个FPGA PLL输出的clk200MHZ时钟的相位在不同的FPGA之间是同步的。可以采用下面的方法配置PLL。

PLL配置如下图所示

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