cadence Virtuoso ADE原理图AnalogLib库中的switch使用
Symbol: switch
A,B:等效于一个电阻;
C,D:等效于控制开关(CD间的控制电压控制AB的断开或闭合);
open switch resistance:开关断开状态下的等效电阻(AB之间);
close switch resistance:开关闭合状态下的等效电阻(AB之间);
open voltage:断开开关所需的电压值(CD间电压低于该值,则AB间处于断开状态);
closed voltage:闭合开关所需的电压值(CD间电压高于该值,则AB间处于闭合状态);
- 有W标记的是正端,正负端不要接错
- open voltage 和 closed voltage设置的值不能相同
(Relay on and off thresholds (‘vt2’ and ‘vt1’) must not be the same value - 一般设置open voltage 小于 closed voltage的值
使用spectre对switch的进行仿真,下图为设置的仿真原理图。
open voltage: 0.5V
closed voltage: 0.6V
open switch resistance: 1T Ohms
close switch resistance: 1 Ohms
VDD:1.2 V
VSS: 0 V
C,D间的控制电压:Vctrl
仿真波形如下图,当Vctrl大于0.6V,开关switch导通,即A点与VSS相连,所以VA=0。
当Vctrl小于0.5V,开关switch断开,即A点浮空,所以VA=VDD。
如果设置switch的参数为open voltage 大于 closed voltage(open voltage: 0.6V ; closed voltage: 0.5V),即Vctrl大于0.5V,开关switch导通(闭合);Vctrl小于0.6V,开关switch断开。再次对电路进行仿真,仿真波形图如下图。
因为Vctrl大于0.5V,开关switch导通(闭合);Vctrl小于0.6V,开关switch断开。如果0.5<Vctrl<0.60.5\lt V_{ctrl}\lt 0.60.5<Vctrl<0.6,开关是断开还是闭合?这样设置参数,会产生矛盾,导致上图波形输出有误,具体什么原因可以一起探讨交流。
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