现代处理器的设计思想

1. 引言

本篇主要简单介绍一下现代处理器的设计思想，方便对一些后续内容的更新与解释；首先任何处理器，处理信息的最小单位都是指令，换句话说无论是你双十一刚买的iPhone 14 pro max还是体重秤上日益膨胀的数据，靠的都是一条条辛苦耕耘的指令；一条RISC指令可以十分简化的划分为三部分（实际情况要复杂很多），分别是操作码，操作数，以及目的寄存器（地址）；以一条加法指令来说，告诉计算机这是加法运算就是操作码，被加数和加数就是操作数，所得的结果最后放到目的寄存器里；为了后面介绍一些CPU的具体结构，这里将所有指令再简单粗暴的分为三大类分别是运算类的指令，load/store类指令，以及条件控制类指令（实际情况也复杂很多，下图是risc-v立即数加法的指令结构）；

对于指令就先简单的介绍到这里，后续会展开介绍一下指令的在处理器内部的执行过程，感兴趣想深入了解可以自行下载risc-v指令集spec，下载地址放在文章末尾；再简单介绍一下经典的CPU结构；

2. 经典五级流水线

经典五级流水线是由：取值，译码，执行，访存，写回五级流水构成；（下图为MIPS的经典五级流水）

由于risc-v中有单独的访存指令，在一般risc-v的处理器中，将访存操作（也就是上述所说的load、store指令）放到执行级里，所以一般的risc-v处理器架构可以简单理解为四部分，取指，译码，执行，写回；以一个单发射顺序哈弗架构的risc-v处理器来举例，取指就是从I-cache（或者其他的指令存储单元 ITCM等，I-cache中的指令是从FLASH回填进来的，这部分后面会展开将）中拿取顺序的第一条指令；译码就是将这条指令翻译成是什么操作，然后发射到执行级对应的管道或者执行单元进行运算；执行部分，就是加减乘除，load，store，跳转之类的操作执行；写回，就是告诉处理器这条指令执行完了，可以取下一条指令了；这就是经典的五级流水CPU，那么为了提升CPU的性能，最常见的方法之一就是增加流水级，那么增加流水级除了增大面积与功耗是否还会引起其他的问题的呢，这就是引起了分支预测存在的意义：

3. 分支预测

在介绍risc-v指令集的类别时，简单的提及了一类条件控制类的指令，跳转指令的意思简答来说就是本来指令1执行完毕是要顺序执行指令2的，但指令1是一个跳转指令让下一条执行的指令变成了指令8，那么中间所有正在执行的指令都会被流水线冲刷，以一个十级流水线的单发射顺序处理器来讲，执行单元往往在流水线的靠后位置，假如此处理器的执行单元在第七级，那么下一次执行到指令8的时候又过了七个周期，并且冲刷了所以正在执行的指令，而在这七个周期处理器是没有完成任何指令的，事实上一个常见的编译器每六七条指令就有一条跳转指令，这种情况被称作控制冒险，那么怎么能让处理器频率跑的高，并且还能在跳转指令上耽误的时间少呢-----答案就是将一条指令是不是跳转指令的判断提前，而提前判断这条指令是不是跳转指令并刷新PC值的硬件结构就是分支预测器（下图是玄铁C910的分支预测器结构）；

事实上分支预测也分为两种情况，一种是静态分支预测，另一种是动态分支预测，静态分支预测主要依赖于编译器，简单来说，就是让CPU猜一猜，条件跳转后执行的指令，应该是哪一条。最基本的静态分支预测技术，叫做假装分支不发生。也就是仍然按照顺序，把指令往下执行。而动态分支预测，主要依赖于CPU的特殊结构，也就是上述所说的分支预测器，常见的动态分支预测如BTB（branch target buffer），就是一个类似于cache结构的buffer，每一条entry储存对应分支的跳转目标地址，tag为对应分支的PC。由于后续会展开介绍具体的分支预测器的实现和工作原理，这里就不再展开介绍了。而为了进一步提升CPU的性能，CPU在每个时钟周期可以执行多条指令，再根据指令的相关性决定先发射哪一条指令，这样就不用在流水线阻塞的情况下不发射指令了，这就衍生了新的概念——发射多条指令称之为超标量处理器，根据指令相关或者执行通道阻塞来决定发射哪条指令称为乱序执行。

4. 乱序执行和超标量处理器

超标量处理器的流水线中，允许多条指令同时存在。这样一条指令不用等待它前面的指令执行完毕，就有可能可以进入处理器的后面得到执行，这种方式提升了处指令并行性（ILP: instruction level parallelism），进而提升性能。

一般来说常见的乱序执行算法有两种scoreboard和Tomasulo两种，这里只着重介绍一下Tomasulo算法（下图为典型带ROB的tomasulo算法框架图）

首先乱序执行第一个引入的问题就是数据相关性问题，对于CPU核内来说只需要关切三种数据相关性冲突：RAW，WAR，WAW；其中RAW主要通过数据前馈（bypass）来解决，而WAR和WAW主要通过寄存器重命名（register rename）来解决；为实现后者，需要引入新的物理重命名寄存器堆和判断每一条指令或者微操作是否完成写回，从ROB（Re-order buffer）中完成，如上几点构成了tomasulo的基本算法：顺序取指，乱序执行，顺序写回。（后续会详尽介绍一下这部分，下图为乱序超标量处理器玄铁C910的流水级划分）

5. Cache与一致性

Cache的出现与CPU的多核密切相关，Cache可以简单理解为一个作为中转站的SRAM，以一个双核L2cache的子系统举例，每一个CORE都从L2cache中拿数据，L2cache就是两个核交互的平台（下图为典型的多层cache结构）

而与此同时，为防止类似上文出现的数据冲突（多核的一致性问题），被修改的数据则标记为Dirty，其他核便没有办法直接访问（具体感兴趣可以去查找一下MOESI协议和ACE针对AXI总线的扩展，下载链接放到了文章最后，下图为ACE对五种cache状态的描述）；

cache的存储结构也和一般的SRAM不同，简单来说每一个cache line由用于寻址的tag 和数据载体的data组成，通过比对tag（index，offset）来快速的进行数据对比，要比一般的寻址方式快很多，这也是用cache结构来作为两个核之间交互的原因之一；

risc-v spec下载地址：

https://github.com/riscv/riscv-isa-manual/releases/download/Ratified-IMAFDQC/riscv-spec-20191213.pdf

risc-v Privileged spec下载地址：

https://github.com/riscv/riscv-isa-manual/releases/download/Priv-v1.12/riscv-privileged-20211203.pdf

risc-v spec扩展指令集自行下载地址：Recently Ratified Extensions - Home - RISC-V International (riscv.org)

AXI与ACE总线协议spec下载地址：AMBA AXI and ACE Protocol Specification Version H.c (arm.com)

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