verilog语法常用关键字

parameter 类似于C语言中的define
变量
reg类型的数据最为常用
reg [3:0] count;
位宽为4的寄存器赋值为1。其中d代表十进制。4’d1还可以表示为4’b0001
h表示后面的值是用十六进制表示。
reg变量没赋值的情况下默认值是不确定状态。

wire 类型：
wire没有连线的情况下是高阻状态。

数组
Verilog中所有网络和变量数据都可以定义为数组的形式。数组大小（即地址范围）在标识符后面声明，一个地址范围代表一个维度。比如：

reg [15:0] mem_data [255:0];
reg表示数据类型；[15:0]表示单个数据的矢量大小；mem_data是标识符；[255:0]是一维数组的地址。同样，Verilog标准也没有规定数组地址的取值，可以是正数、负数或0。

'd代表后面的数字是十进制的，如果是十六进制就是’h，如果二进制就是’b
_下划线没有实际意义，只是为了方便看数字有多少位。
parameter flash_2Hz = 32’d1250_0000;，若是定义的数据大于位宽，则省略高bit数。
16进制格式。
reg [15:0] value;
value <= 16’hFF;

二维寄存器变量：
reg [7:0] mem[1023:0]; //定义了1024个8bit的寄存器。

ISE中的测试文件：
initial begin
// Initialize Inputs
clk = 0;
rst_n = 0;

 // Wait 100 ns for global reset to finish#100;//#100;rst_n = 1;   //添加的     // Add stimulus here#2000;// //添加的     //$stop;end
always #10 clk = ~ clk; //产生50MHz时钟源′  //添加的

同步复位：
always@(posedge clk)
begin
if(rst_n == 1’b0)
语句;
else
语句;

end

时钟注意点：
尽量不要用分频时钟，尽量用全局时钟。

//串口传输 400 个数据
repeat(Img_HImg_V2)begin
tx_en = 1;
tx_data = tx_data + 1;
#(`CLK_PERIOD)
tx_en = 0;
@(posedge tx_done);//@（）中的内容是0/1跳变才触发，wait（）和@（）都是等待（）中的内容的触发
#20;
end

FPGA的顶层文件：
fpga顶层文件的作用就是最大的，
可以将其理解为目录，在里面调用所有子程序

FPGA工程文件：
prj 为工程文件存放目录； rtl 为 verilog 可综合代码存放目录； testbench 为
测试文件存放目录； img 为设计相关图片存放目录； doc 为设计相关文档存放目录； prj 文件
夹下还建立了子文件夹 ip，用于存放 Quartus Prime 中生成的 IP 核文件

module time_count(
input clk,
input rst_n.
output reg flag
);

实例化模块的时候，模块的output reg类型需要连接到wire类型上。如下所示：

wire add_flag;
time_count u_time_count
(
.clk (clk),
.rst_n (rst_n),
.flag (add_flag)
);

同一个模块内，只能用一个时钟。且只能在同一个时钟沿进行操作。
顶层文件最好只包含底层模块的实例化，不好含任何逻辑。
每个verilog文件只含有1个模块。
每个always只对一个reg进行赋值，防止多个赋值造成错误。
模块名尽量见名知意。
低电平有效的信号名字后面加上_n。

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