静态时序分析（原理最清晰版本）

前言：看了非常多静态时序分析的博客和文章，觉得大部分是云里雾里，很多人在照本宣科，所以我决定完全用自己的理解，用人话来写一篇，静态分析的原理是什么。

定义：

摘录自维基百科

建立时间（setup time）：Setup time is defined as the minimum amount of time BEFORE the clock's active edge by which the data must be stable for it to be latched correctly.

保持时间（hold up time）：Hold up time indicates the length of time a power supply is able to maintain a consistent output voltage at a regular output level, after it is shut down or in a power shortage.

自己的话翻译一下：

建立时间：在采样时钟沿到来之前，数据需要保持的最短时间；

保持时间：在采样时钟沿到来之后，第二次数据到来之前，数据需要保持的最短时间。

重点：

建立时间指的是1个时钟周期，发射沿发射数据，在1clk之后就是采样沿，在这两个沿之间的故事，这就是为什么建立时间的公式里有Tc的原因。

保持时间指的是在第二次数据到来之前，在采样沿到达之后，需要保持的时间，所以需要注意，并没有发射沿的参与，从始至终都是采样沿，所以公式里也就没有Tc。

下面详细讲解。

名词解释：

发射沿(launch edge)：有效时钟的第一个上升沿；
采样沿(latch edge）：有效时钟的第二个上升沿；
采样沿和发射沿差值可以粗略认为是1个时钟周期（不考虑时钟抖动jitter）。
Tclk1：时钟源扇出信号到寄存器1（REG1）的时钟端所需时间；
Tclk2：时钟源扇出信号到寄存器2（REG2）的时钟端所需时间；
所以时钟源的布局布线很重要，这就是为什么FPGA中推荐用PLL输出时钟，而不是自己进行时钟分频。
Tco：寄存器时钟输出延迟，即有效时钟输入到输出之间的延迟。
Tdata：2个寄存器之间组合路径延迟和布局布线延迟。
Tc：时钟周期大小(Tclk)。
Ts：建立时间大小；
Th：保持时间大小；
Thold_slack：保持时间余量（也就是要大于0）；
Tsetup_slack：建立时间余量（也就是大于0）。

过程分析：

建立时间：

如上图所示，想计算Ts，也就是在采样沿到达之前，数据需要提前建立的时间。

采样沿到达时间：Tlatch = Tc + Tclk2；

第一次数据到达时间：Tarrive = Tclk1 + Tco + Tdata；

建立时间大小：Ts = Tlatch - Tarrive = Tc + Tclk2 - Tclk1 - Tco - Tdata = Tc + Tdelta - T1.

其中，Tdelta代表Tskew，也就是2个寄存器之间时钟到达差值，T1代表从REG1到REG2数据接收端的整个时间延迟，当然，不化简也是可以的。

保持时间：

如上图所示，想计算Th，也就是在采样沿到达之后，第二次数据到来之前，本次数据需要保持的时间。

第一次采样沿到达时间：Tlatch = Tc + Tclk2；

第二次数据到来时间：Tdata2 = Tclk1 + Tco + Tdata + Tc(Tdata_valid) ；

保持时间大小：Th = Tdata2 - Tlatch = Tclk1 + Tco + Tdata - Tclk2 = T1 - Tdelta。

时间余量：

这就很简单了，把时序要求的数值和上述结果做差，就完事了。不做赘述。

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