Cadence Allegro（8）：生成网络报表（Netlist）
Cadence Allegro（8）：生成网络报表（Netlist）
前提摘要
PCB设计软件版本：
- 原理图设计 ：Pad Designer 16.6
- PCB设计 ：PCB Editor 16.6
个人说明：
限于时间紧迫以及作者水平有限，本文错误、疏漏之处恐不在少数，恳请读者批评指正。意见请留言或者发送邮件至：“noahpanzzz@gmail.com”
正文
在生成网络报表之前需要先检查：
- 检查原理图逻辑功能是否正确。
- 电气连接是否正确。
生成网络报表
- 选中工程文件(project.dsn)。
- Tools->Create Netlist
总结
本文均为原创，欢迎转载，请注明文章出处：https://blog.csdn.net/ZipingPan/article/details/130505584。百度和各类采集站皆不可信，搜索请谨慎鉴别。技术类文章一般都有时效性，本人习惯不定期对自己的博文进行修正和更新，因此请访问出处以查看本文的最新版本。
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