基于FPGA的SATA 3.0 Host 控制器
SATA Host Core可以集成到FPGA中,兼容SATA-1(1.5Gbps),SATA-2(3.0Gbps),SATA-3(6.0Gbps)工业级接口标准,为SATA设备提供一种高效且易于使用的接口。
内核特性:
- 兼容SATA 3.0规范
- 支持SATA-1(1.5Gbps),SATA-2(3.0Gbps),SATA-3(6.0Gbps)操作
- Phy Layer包含FPGA Transceiver,支持时钟恢复,8B/10B编解码,字节排序和对齐以及OOB信令
- Link Layer支持成帧,解帧,流量控制,通信握手序列,扰码,CRC等
- Transport Layer支持FIS构造,FIS解析,错误重传等,FIS包含Register FIS,PIO Setup FIS,DMA Activate FIS,Data FIS等
- Command Layer支持各种各样的FIS序列交互,命令类型包括Reset,DATA SET MANAGEMENT(Trim),PIO Data-In,PIO Data-Out,DMA-In,DMA-Out等
- Application Layer包含SATA设备自检,SATA设备Identify,DMA控制器等
- 支持SATA设备带电热插拔
- 支持N个SATA设备(N取决于FPGA GT数量),无缝连接到Raid Controller
- 易于集成的同步,可综合Verilog设计
- 通过完全验证的SATA IP
对外接口:
- 简易的Valid-Vector形式的命令/地址控制总线接口
- 简易的Done-Vector形式的命令状态总线接口
- 标准的FIFO或Streaming接口的流式数据总线
- 标准的RAM接口的块式数据总线
性能指标:
- SATA 3.0 Core:连续写入速度大于520MB/s,连续读取速度大于550MB/s
- SATA 0 Core:连续写入速度大于240MB/s,连续读取速度大于250MB/s
资源使用(XC7K325T为例):
- LUTs:3850,FFs:4320,BRAMs:16,GT : 1
可交付资料:
- 详细的用户手册
- Design File:Post-synthesis EDIF netlist or RTL Source
- Timing and layout constraints,Test or Design Example Project
- 技术支持:邮件,电话,现场,培训服务
联系方式:
Email:neteasy163z@163.com
SATA Host Controller Block Diagram
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