SDC时序约束(1)- create_clock
扩展：http://wenku.baidu.com/link?url=akY_aflyoIkbmsuXXcIOs99iPGX1KvMhJaQy7lW1HNudc-0tInCosJVuc-R_iB8y9Y2M2E4uC503RiXlPS5rDoddK27AlnqYCYSBCA96d1S
STA ： http://wenku.baidu.com/view/966cd84ffe4733687e21aa76.html
常用时序分析SDC：http://wenku.baidu.com/view/a70221d543323968001c92dc.html?re=view
静态时序分析基本原理：http://wenku.baidu.com/view/36a7978ad0d233d4b14e6930.html
在写.sdc约束文件时，要做的第一件事情就是使用create_clock对进入FPGA的时钟进行约束。其语法格式如下：
create_clock[-add] [-name <clock_name>] -period <value> [-waveform<edge_list>] <targets>
参数解释：
-name表示生成的时钟名称
-period表示时钟周期，单位为ns
-waveform可以详细描述时钟占空比及其上下移位置
<targets>端口列表
-add用于为一个端口添加多个时钟约束
例子：
create_clock-period 10 -name clk_100 [get_ports clk]
生成了一个周期为10ns占空比为50%的时钟，其名字为clk_100，其端口名为clk
create_clock-period 10 -waveform {8 12} -name clk [get_ports clk]
生成一个周期为10ns上升沿8ns，下降沿2ns的时钟
create_clock-period 10 -name clk_100 [get_ports clk]
create_clock-perioid 6.6 -name clk_150 -add [get_ports clk]
在clk一个端口上生成两个时钟，其周期分别为10ns和6.6ns。如果一个系统中同一个端口在不同时刻会有多种时钟输入，可以使用-add参数。否则，如果不添加-add参数，后面定义的时钟无效。
注1：
在Tcl语法中[]表示命令替换，因此[get_portsfpga_clk]将执行一个命令找到设计中与fpga_clk名字相符的端口。
注2：
Tcl与SDC是大小写敏感的，因此需确认fpga_clk与设计中的端口名称完全一致的
参考资料：
[1]SDC and TimeQuest API Reference Manual
[2]TimeQuest User Guide
[3]Tcl/Tk入门经典
SDC时序约束(1)- create_clock相关推荐
- 如何在FPGA设计环境中加时序约束 SDC (Z)
如何在FPGA设计环境中加时序约束 在给FPGA做逻辑综合和布局布线时,需要在工具中设定时序的约束.通常,在FPGA设计工具中都FPGA中包含有4种路径:从输入端口到寄存器,从寄存器到寄存器, ...
- FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（I）
前言 FPGA进行时序分析通常使用厂家的编译工具,进行时序分析,但是万变不离其宗,时序分析的知识通常都是通用的,原理都是一致的.下面根据SmartTime的资料来看下时序分析的实际操作是如何的,这在其 ...
- 漫谈时序设计（3）走进时序约束的大门！
目录 前言 Intra-Clock&Inter-Clock Paths 时序约束 主时钟约束 衍生时钟约束 延迟约束 伪路径约束 多周期路径约束 写在最后 前言 为了秋招,对时序分析做了一些准 ...
- 时序约束，STA的QA
(1) clock Q1.1什么是同步时钟? 时钟频率是整倍数,并且相互之间的相位是固定而且相差可预知的,才可以称得上是同步时钟.其他的都算异步时钟. 比如, 5M,10M是同步 2M,3M一般算异步 ...
- FPGA时序约束和timequest timing analyzer
FPGA时序约束和timequest timing analyzer FPGA时序约束 时钟约束 #************************************************** ...
- TIMING_05 VIVADO环境下的时序约束 之 基本时钟周期约束
由于该系列文章阅读有顺序性,所以请跳转至该系列文章第一篇从头开始阅读,并按照文章末尾指示按顺序阅读,否则会云里雾里,传送门在此: https://blog.csdn.net/qq_33486907/ ...
- VIVADO时序约束及STA基础
一.前言 无论是FPGA应用开发还是数字IC设计,时序约束和静态时序分析(STA)都是十分重要的设计环节.在FPGA设计中,可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求.本文阐述基本 ...
- vivado 亚稳态_VIVADO时序约束及STA基础
一.前言 无论是FPGA应用开发还是数字IC设计,时序约束和静态时序分析(STA)都是十分重要的设计环节.在FPGA设计中,可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求.本文阐述基本 ...
- 学习数字电路-时序约束
本文转载IC_learner - 博客园http://www.cnblogs.com/IClearner/ 数字IC之路-SDC篇(一):基本的时序路径约束_u012675910的博客-CSDN博客_ ...
最新文章
- OpenCV Python 2 数字识别(K近邻)
- 兔子不吃窝边草，跳槽不跳窝边槽。。。
- [YTU]_2718 (求最高同学位置)
- Ubuntu18.04安装ROS Melodic（亲测有效）
- 38行代码AC——L1-025 正整数A+B (15分)（~解题报告~）
- java npm install_npm install不构建供应商可执行文件
- AI 人才缺失催生跨境猎头：人才年薪高达 300 万，猎头直赚 100 万
- 学开发的基本规范和要求
- 全网最全360无死角编写软件测试用例模板【建议收藏】
- hbase的region分区
- 高中数学压轴解答题：函数零点
- 云服务器 架设传奇_传奇私服架设教程
- Sourcetree和Bitbucket的使用
- GAN中的Spectral Normalization
- 免费的JPEG 恢复软件 - 照片删除了怎么恢复?
- 关于自动化测试的定位及一些思考
- OJ笔记 18939 最长单词
- Latex提取与合并pdf文档(超实用)
- PHP - preg_split详解
- kube-scheduler源码分析（五）之 PrioritizeNodes