verilog2001 generate endgenerate

Abtract

generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。

Introduction

1.generate语法

定义genvar，作为generate种的循环变量。
generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。
begin必须要有名称，也就是必须要有标签，因为标签会作为generate循环的实例名称。
可以使用在generate语句中的类型主要有：
- ü module（模块）
- ü UDP（用户自定义原语）
- ü 门级原语
- ü 连续赋值语句
- ü initial或always语句

基本结构如下：

genvar 循环变量名；

generate

// generate循环语句

// generate 条件语句

// generate 分支语句

// 嵌套的generate语句

endgenerate

下面将就generate常用的几种情况举例说明。

2. generate-loop循环语句

3.generate-conditional条件语句

generate允许对语句进行条件选择，即将条件选择加入到generate中的for循环中，只例化条件成立时对应的语句或者module。

4.generate-case分支语句

generate-case分支语句与generate-条件语句类似，只不过将原来的分支语句换做了case语句。

Conclusion

genvar与generate是Verilog 2001才有的，功能非常强大，可以配合条件语句、分支语句等做一些有规律的例化或者赋值等操作，对于提高简洁代码很有帮助，同时也减少了人为的影响。

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