verilog语言中的always什么意思
Verilog语言中的两种过程:always过程和initial过程。
过程可以是包含时序的过程描述,而不包含时序的过程还可以表达组合逻辑。always过程从关键字always开始,可以连续多次运行,当过程的最后一行代码执行完成后,再次从第一行代码开始执行。如果没有使用系统任务$finish,always过程将不断循环执行。initial过程从关键字initial开始,它只能执行一次。
一个模块中可以包含多个过程,各个过程相互之间是并发执行的。不过,过程不能够嵌套使用。如果过程中有多个语句,则需要使用关键字begin、end或fork、join将它们组成一个代码块。这两种关键字组合代表着顺序代码块和并行代码块,后面的部分会讲述这两种结构。
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