从PEE模式进入VLPS/LLS唤醒之后的状态

如果进入VLPS/LLS之前是PEE模式，那么唤醒之后的时钟模式是PBE模式，注意这时系统时钟和总线时钟就发生了变化。
以FRDM_KL26Z为例，
硬件上需要做的改动是：把R7和C11去掉，原因是为了通过PTC3脚观测时钟的输出。

SIM_SOPT2 |= SIM_SOPT2_CLKOUTSEL(2); /* CLKOUT Select Bus Clock */
PORTC_PCR3 = PORT_PCR_MUX(0x5);     /* PTC3 as CLKOUT */

从低功耗唤醒之后，PTC输出的波形如下：

此时的Bus Clock为4M，Core Clock 为8M hz。

因此唤醒之后需要从PBE切换到PEE模式。
一个有趣的现象是如果唤醒之后如果不切换的话，UART0 还是可以正常工作的，这是什么原因呢？

原因是UART0 时钟源选择的是PLL时钟

在PBE模式下MCG模块输出时钟为虽然为系统振荡器时钟。锁相环在PBE模式下已经处于工作状态，它的输出依然为48Mhz，所以UART0可以正常工作。
如果是UART1和UART2，因为其时钟源是Bus Clock，这时就需要重新配置了。

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