北京理工大学电路与电子线路设计实践
RiskV相关设计
我是按照老师的知道一步一步做的，仅供参考。
TASK1：
1）修改 timer.v、timer_int的main.c timer.h; 实现simple例程中的sum累加功能（第一个for循环，sum终值5050）。
2） timer.v中添加i、sum两个寄存器，能将cpu中每一步计算的i、sum值下传至timer.v模块。
3）GTKwave软件中可直接观察到i、sum这两个寄存器的值，从而看到sum循环累加的完整计算过程。
4）timer的main.c中添加对sum最终累加值的判断功能，在cmd的仿真命令执行后，能看到pass/fail提示。
TASK2:
1) 将simple例程中的sum累加功能，移植到verilog编写的硬件模块中(例如timer.v)，从而将软件计算变为硬件计算，cpu配置并启动硬件模块进行sum累加。
2) main.c中要添加对硬件模块内寄存器值的读取功能，实现硬件模块完成sum累加后，通过中断触发cpu读取计算结果并进行校验（步骤4）。
3) GTKwave软件中可直接观察到i、sum这两个寄存器的值，从而看到sum循环累加的完整计算过程。
4) timer的main.c中添加对sum最终累加值的判断功能，在cmd的仿真命令执行后，能看到pass/fail提示。
注：task2中所用算法可自行更换，报告首段需写明算法作用，以及选用的原因。不可直接照抄第一批次的task2。
Task1：
代码在原有基础上添加，故粘贴修改部分
main.c文件添加代码（累加求和部分）
//添加变量
int i;
int sum = 0;
// sum = 5050
for (i = 0; i <= 100; i++) {
sum += i;
TIMER0_REG(TIMER0_I) = i;
TIMER0_REG(TIMER0_SUM) = sum;
}
//结果判断函数
if (sum == 5050)
set_test_pass();
else
set_test_fail();
return 0;
timer.h添加地址定义
#define TIMER0_I (TIMER0_BASE + (0x0C))
#define TIMER0_SUM (TIMER0_BASE + (0x10))
timer.v添加寄存器以及数据写入
//设定总线地址，以方便映射
localparam REG_I = 5'hc;
localparam REG_SUM = 5'h10;
//添加sum和i两个寄存器
reg[31:0] timer_i;
reg[31:0] timer_sum;
// write regs
always @ (posedge clk) begin
if (rst == `RstEnable) begin
timer_ctrl <= `ZeroWord;
timer_value <= `ZeroWord;
end else begin
if (we_i == `WriteEnable) begin
case (addr_i[4:0])
REG_CTRL: begin
timer_ctrl <= {data_i[31:3], (timer_ctrl[2] & (~data_i[2])), data_i[1:0]};
end
REG_VALUE: begin
timer_value <= data_i;
end
//向寄存器中写入数据
REG_I: begin
timer_i <= data_i;
end
REG_SUM: begin
timer_sum <= data_i;
end
endcase
仿真结果和gtkwave的波形
make编译：
运行代码：
修改出现fail：
显示波形：
timer_i，timer_sum是添加的寄存器，能看到依次写入数据并最终求得结果。
Task2：
将simple例程中的sum累加功能，移植到verilog编写的硬件模块中(例如timer.v)，从而将软件计算变为硬件计算，cpu配置并启动硬件模块进行sum累加。
累加部分代码（.h文件）：
//sum求和
#define TIMER0_SUM (TIMER0_BASE + (0x0C))
#define TIMER0_I (TIMER0_BASE + (0x10))
#define TIMER0_SUM_CTRL (TIMER0_BASE + (0x14))
#define TIMER0_I_VALUE (TIMER0_BASE + (0x18))
累加部分代码（.v文件）：
总线部分添加：
//sum求和
localparam REG_SUM = 5'hc;
localparam REG_I = 5'h10;
localparam REG_SUM_CTRL = 5'h14;
localparam REG_I_VALUE = 5'h18;
寄存器部分添加：
//sum求和
reg[31:0] timer_sum;
reg[31:0] timer_i;
reg[31:0] timer_sum_ctrl;
reg[31:0] timer_i_value;
reg[31:0] timer_sum_result;
用时钟上升沿进行计数
//sum,add by my
always @ (posedge clk) begin
if (rst == `RstEnable) begin
timer_i <= `ZeroWord;
timer_sum <= `ZeroWord;
end else begin
if(timer_sum_ctrl[0] == 1'b1) begin
timer_i <= timer_i + 1'b1;
timer_sum <= timer_sum + timer_i;
if (timer_i >= timer_i_value + 1'b1) begin
timer_i <= `ZeroWord;
timer_sum <= `ZeroWord;
end
end
else begin
timer_i <= `ZeroWord;
timer_sum <= `ZeroWord;
end
end
end
写使能部分更改：
// write regs
always @ (posedge clk) begin
if (rst == `RstEnable) begin
timer_ctrl <= `ZeroWord;
timer_value <= `ZeroWord;
timer_sum_ctrl <= `ZeroWord;
timer_i_value <= `ZeroWord;
end else begin
if (we_i == `WriteEnable) begin
case (addr_i[4:0])
REG_CTRL: begin
timer_ctrl <= {data_i[31:3], (timer_ctrl[2] & (~data_i[2])), data_i[1:0]};
end
REG_VALUE: begin
timer_value <= data_i;
end
//sum求和
REG_I: begin
timer_i <= data_i;
end
REG_SUM: begin
timer_sum <= data_i;
end
REG_SUM_CTRL: begin
timer_sum_ctrl <= {data_i[31:3], (timer_sum_ctrl[2] & (~data_i[2])), data_i[1:0]};;
end
REG_I_VALUE: begin
timer_i_value <= data_i;
end
endcase
end else begin
if ((timer_ctrl[0] == 1'b1) && (timer_count >= timer_value)) begin
timer_ctrl[0] <= 1'b0;
timer_ctrl[2] <= 1'b1;
end
else if((timer_sum_ctrl[0] == 1'b1) && (timer_i >= timer_i_value)) begin
timer_sum_ctrl[0] <= 1'b0;
timer_sum_ctrl[2] <= 1'b1;
end
end
end
end
// read regs添加：
REG_SUM: begin
data_o = timer_sum_result;
end
中断更改：
assign int_sig_o = ((timer_sum_ctrl[2] == 1'b1) && (timer_sum_ctrl[1] == 1'b1))? `INT_ASSERT: `INT_DEASSERT;
main.c中要添加对硬件模块内寄存器值的读取功能，实现硬件模块完成sum累加后，通过中断触发cpu读取计算结果并进行校验（步骤4）。
主函数部分：
//添加变量
int sum = 0;
#ifdef SIMULATION
TIMER0_REG(TIMER0_VALUE) = 500; // 10us period
TIMER0_REG(TIMER0_CTRL) = 0x07; // enable interrupt and start timer
TIMER0_REG(TIMER0_I_VALUE) = 100;
TIMER0_REG(TIMER0_SUM_CTRL) = 0x07; //START SUM
while (1) {
if (count == 1) {
TIMER0_REG(TIMER0_CTRL) = 0x00; // stop timer
TIMER0_REG(TIMER0_SUM_CTRL) = 0x00;
count = 0;
// TODO: do something
sum = TIMER0_REG(TIMER0_SUM);
if (sum == 5050)
set_test_pass();
else
set_test_fail();
break;
}
}
Handler函数更改：
TIMER0_REG(TIMER0_SUM_CTRL) |= (1 << 2); // clear int pending
GTKwave软件中可直接观察到i、sum这两个寄存器的值，从而看到sum循环累加的完整计算过程。
timer的main.c中添加对sum最终累加值的判断功能，在cmd的仿真命令执行后，能看到pass/fail提示。
在.v文件中添加结果部分：
//result_output
always @ (posedge clk) begin
if (rst == `RstEnable) begin
timer_sum_result <= `ZeroWord;
end
else begin
if (timer_i == timer_i_value + 1'b1) begin
timer_sum_result <= timer_sum;
end
else begin
timer_sum_result <= timer_sum_result;
end
end
end
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