Vivado RTL Schematic两种寄存器

使用CE 和使用MUX进行选择

module module_name(clk    ,rst_n  ,judge,//   en_data,//   not_en_data,,//其他信号,举例doutdout);//输入信号定义input               clk    ;input               rst_n  ;input               judge  ;//  input             not_en_data;//   input             en_data;//输出信号定义output   [2:0]        dout   ;//输出信号reg定义reg[2:0]     dout   ;//时序逻辑写法always@(posedge clk )beginif(judge)begindout<=dout ;endelse  dout<=dout+2;endendmodule

dout 根据judge，输出dout+2或者保持dout，通常RTL使用ce寄存器表示

综合后schematic为：

如果改为

    //时序逻辑写法always@(posedge clk )beginif(judge)begindout<=dout+1 ;endelse  dout<=dout+2;end

dout为dout+1或者+2

使用的是无ce用mux

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