Verilog 无符号乘法器

32位简易乘法器,乘数和部分积右移

32位简易乘法器,被乘数左移

32位简易乘法器,乘数和部分积右移

//
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//创建日期：2022/10/04 08:00:00
//设计名称：32位简易乘法器,乘数和部分积右移
//课程名称：multiplication
//说明：输入时钟clk,乘法开始信号mult_begin，
//      输入32位operand1,32位operand2
//      输出64位result,乘法结束信号mult_end
//依赖项：
//
//版次：
//版本0.01-文件已创建
//其他注释：
//
//module multiplication(clk,mult_begin,operand1,operand2,result,mult_end);input clk;                // 时钟input mult_begin;         // 乘法开始信号input [31:0] operand1;    // 操作数1input [31:0] operand2;    // 操作数2output[63:0] result;      // 输出output mult_end;          // 乘法结束信号reg [63:0] result;        // 储存结果reg mult_valid = 0;       // 乘法进行信号reg mult_end = 0;         // 乘法结束信号reg [31:0] M;             // 被乘数reg [31:0] Q;             // 乘数reg [31:0] A;             // 部分积reg C = 0;                // 储存加法器进位  reg [4:0] i=8'b0;         // 计数，控制循环步骤// 控制乘法开始和初始化always @(posedge clk)     // 当时钟遇到上升沿begin// 如果乘法未开始，乘法进行信号置0if (!mult_begin)beginmult_valid <= 1'b0;endelse// 否则乘法进行信号置1begin// 如果之前没在进行（这是开始后第一个上升沿）if(mult_valid ==1'b0)begin// 初始化M<=operand1;    // 被乘数Q<=operand2;    // 乘数A<=32'b0;       // 部分积i<=1'b0;        // 计数mult_end<=0;    // 乘法停止end// 开始乘法mult_valid <= 1'b1;endend// 控制 乘法always @(posedge clk)     // 当时钟遇到上升沿begin//乘法正在运行if(mult_valid&&~mult_end)beginif(Q[0])begin{C,A}=M+A;  // 阻塞赋值加法end// 移位{A,Q}={A,Q}>>1;endend// 控制 ialways @(posedge clk)     // 当时钟遇到上升沿begin//乘法正在运行if(mult_valid&&~mult_end)begini<=i+1;// 结束if(i==5'b11111)beginresult <= {A,Q};mult_end <= 1'b1;endendend
endmodule

32位简易乘法器,被乘数左移

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//创建日期：2022/10/04 11:49:21
//设计名称：32位简易乘法器,被乘数左移
//课程名称：multiplication
//说明：输入时钟clk,乘法开始信号mult_begin，
//      输入32位operand1,32位operand2
//      输出64位result,乘法结束信号mult_end
//依赖项：
//
//版次：
//版本0.01-文件已创建
//其他注释：
//
//module multiplication1(clk,mult_begin,operand1,operand2,result,mult_end);input clk;                // 时钟input mult_begin;         // 乘法开始信号input [31:0] operand1;    // 操作数1input [31:0] operand2;    // 操作数2output[63:0] result;      // 输出output mult_end;          // 乘法结束信号reg [63:0] result;        // 储存结果reg mult_valid = 0;       // 乘法进行信号reg mult_end = 0;         // 乘法结束信号reg [63:0] M;             // 被乘数reg [31:0] Q;             // 乘数reg [4:0] i=8'b0;         // 计数，控制循环步骤// 控制乘法开始和初始化always @(posedge clk)     // 当时钟遇到上升沿begin// 如果乘法未开始，乘法进行信号置0if (!mult_begin)beginmult_valid <= 1'b0;endelse// 否则乘法进行信号置1begin// 如果之前没在进行（这是开始后第一个上升沿）if(mult_valid ==1'b0)begin// 初始化M<=operand1;    // 被乘数Q<=operand2;    // 乘数result<=64'b0;  // 积i<=1'b0;        // 计数mult_end<=0;    // 乘法停止end// 开始乘法mult_valid <= 1'b1;endend// 控制 乘法always @(posedge clk)     // 当时钟遇到上升沿begin//乘法正在运行if(mult_valid&&~mult_end)beginif(Q[0])beginresult=result+M;  // 阻塞赋值加法end// 移位Q<=Q>>1;M<=M<<1;endend// 控制 ialways @(posedge clk)     // 当时钟遇到上升沿begin//乘法正在运行if(mult_valid&&~mult_end)begini<=i+1;// 结束if(i==5'b11111)beginmult_end <= 1'b1;endendend
endmodule

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