三态门

三态门中，EN‘为0时，门电路正常工作，EN’为1时，T1、T2均截止，整个门电路不对外输出，成高阻态，三态门常用在总线传输中，多个器件共用一个数据总线，通过控制多个EN唯一导通，实现指定器件的数据传输。
三态门还可用于引脚I/O设置，右图，当EN为1，G1作用，G2高阻态断路，D0经G1输出D0’数据到总线；EN为0，G2作用，G1高阻态断路，引脚从总线上读取数据D1经G2输入到D1‘。I/O的实现即用了两个三态门控制，一个负责O，一个负责I，通过EN与EN’作为控制信号来实现一个高阻断路，另一个真正作用。

Verilog实现及仿真

网上比较常见的InOut控制代码：

module test(input   flag,input   [3:0]in_a,output    [3:0]out_b,inout   [3:0]data
);assign data = flag?in_a:4'bz;//flag为高时，data为输出，输出in_a，flag为低时，门电路（data=in_a)为高阻态，data为输入
assign out_b = data;
//data数据连接到out_b

RTL电路图：

RTL图略微奇怪，同时会有警告：双向引脚“ data ”驱动的输出引脚“ out_b”不能处于三态（后续进行说明）
Warning (18029): Output pin “out_b[0]” driven by bidirectional pin “data[0]” cannot be tri-stated
Warning (18029): Output pin “out_b[1]” driven by bidirectional pin “data[1]” cannot be tri-stated
Warning (18029): Output pin “out_b[2]” driven by bidirectional pin “data[2]” cannot be tri-stated
Warning (18029): Output pin “out_b[3]” driven by bidirectional pin “data[3]” cannot be tri-stated
modelsim仿真代码如下：

`timescale 1 ns/ 1 ps
module test_vlg_tst();
reg [3:0]treg_data;
reg flag;
reg [3:0]in_a;
reg clk;
wire [3:0]data;
wire [3:0]out_b;
parameter clk_cnt = 20;assign data = (flag)?4'bz:treg_data;
//flag为高时，data为输入状态，接收主程序中data输出的数据；
//flag为低时，data为输出状态，输出仿真程序中的treg_data值
test i1 (.data(data),.flag(flag),.in_a(in_a),.out_b(out_b)
);
initial
beginclk = 0;forever #(clk_cnt/2) clk = ~clk;#500000 $stop;
endinitial
begin                           in_a <= 4'd0;treg_data <= 4'd5;flag <= 1;
endalways @(posedge clk)begin  //主程序data为输出状态，仿真程序data为输入状态时，输出in_a值in_a <= in_a + 1'd1;
endalways @(posedge clk)begin  //主程序data为输入状态，仿真程序data为输出状态时，接收terg_data值treg_data <= treg_data + 1'd1;
endalways
begin                                                  #410 flag <= ~flag;
end
endmodule

最终结果如图

flag为1，data输出in_a值，flag为0，data输入treg_data值，out_b始终与data值相同。RTL电路显示，out_b只起到缓冲器作用而不是三态门控制，换句话说out_b不受flag控制。结合第二张图的inout端口原理图及警告Warning (18029)，可以理解该警告意思为：out_b也需要处于三态门控制状态下，不然data无论作为输入还是输出，数据都会流入out_b端。
将out_b也改为三态门控制：

assign out_b = flag?4'hz:data;
//flag为1时，out_b呈高阻断路，flag为0时，此时data作为输入引脚，out_b输出data值。

改完后RTL门电路：

仿真结果：

flag为高输出in_a，flag为低，out_b输出接收到的data。

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