引言

PDK 手册里会给出所有标准单元的说明，包括单元名、描述、真值表、逻辑符号、单元大小、电路图、驱动强度、交流功耗、延时、时序约束、引脚电容。单元名后面的X+数字代表驱动强度，比如 AND2XL、AND2X1、AND2X2、AND2X4 驱动强度依次增大。其中 “XL” 代表这个单元是低功耗单元，驱动能力和输入电容非常低。

组合逻辑单元

简单逻辑


INV	反相器
BUF	缓冲器
TBUF	带输出使能的缓冲
TBUFI	带输出使能的反相缓冲
PG	传输门
CLKBUF	用于时钟信号的缓冲，驱动强度较多
CLKINV	用于时钟信号的反相器，驱动强度较多
AND2	2输入与门
AND3	3输入与门
AND4	4输入与门
OR2	2输入或门
OR3	3输入或门
OR4	4输入或门
NAND2	2输入与非门
NAND3	3输入与非门
NAND4	4输入与非门
NAND2B	一个反相输入和一个非反相输入的与非
NAND3B	一个反相输入和两个非反相输入的与非
NAND4B	一个反相输入和三个非反相输入的与非
NAND4BB	两个反相输入和两个非反相输入的与非
NOR2	2输入或非门
NOR3	3输入或非门
NOR4	4输入或非门
NOR2B	一个反相输入和一个非反相输入的或非
NOR3B	一个反相输入和两个非反相输入的或非
NOR4B	一个反相输入和三个非反相输入的或非
NOR4BB	两个反相输入和两个非反相输入的或非
XNOR2	2输入同或（异或非）门
XNOR3	3输入同或（异或非）门
XOR2	2输入异或门
XOR3	3输入异或门

复杂逻辑


AOI211	Y = ( ( A 0 A 1 ) + B 0 + C 0 ) ′ \ Y = ((A0A1)+B0+C0)' Y=((A0A1)+B0+C0)′
AOI21	Y = ( ( A 0 A 1 ) + B 0 ) ′ \ Y = ((A0A1)+B0)' Y=((A0A1)+B0)′
AOI221	Y = ( ( A 0 A 1 ) + ( B 0 B 1 ) + C 0 ) ′ \ Y = ((A0A1)+(B0B1)+C0)' Y=((A0A1)+(B0B1)+C0)′
AOI222	Y = ( ( A 0 A 1 ) + ( B 0 B 1 ) + ( C 0 C 1 ) ) ′ \ Y = ((A0A1)+(B0B1)+(C0C1))' Y=((A0A1)+(B0B1)+(C0C1))′
AOI22	Y = ( ( A 0 A 1 ) + ( B 0 B 1 ) ) ′ \ Y = ((A0A1)+(B0B1))' Y=((A0A1)+(B0B1))′
AOI2BB1	Y = ( ( A 0 N ′ A 1 N ′ ) + B 0 ) ′ \ Y = ((A0N'A1N')+B0)' Y=((A0N′A1N′)+B0)′
AOI2BB2	Y = ( ( A 0 N ′ A 1 N ′ ) + ( B 0 B 1 ) ) ′ \ Y = ((A0N'A1N')+(B0B1))' Y=((A0N′A1N′)+(B0B1))′
AOI31	Y = ( ( A 0 A 1 A 2 ) + B 0 ) ′ \ Y = ((A0A1A2)+B0)' Y=((A0A1A2)+B0)′
AOI32	Y = ( ( A 0 A 1 A 2 ) + ( B 0 B 1 ) ) ′ \ Y = ((A0A1A2)+(B0B1))' Y=((A0A1A2)+(B0B1))′
AOI33	Y = ( ( A 0 A 1 A 2 ) + ( B 0 B 1 B 2 ) ) ′ \ Y = ((A0A1A2)+(B0B1B2))' Y=((A0A1A2)+(B0B1B2))′
OAI211	Y = ( ( A 0 + A 1 ) B 0 C 0 ) ′ \ Y = ((A0+A1)B0C0)' Y=((A0+A1)B0C0)′
OAI21	Y = ( ( A 0 + A 1 ) B 0 ) ′ \ Y = ((A0+A1)B0)' Y=((A0+A1)B0)′
OAI221	Y = ( ( A 0 + A 1 ) ( B 0 + B 1 ) C 0 ) ′ \ Y = ((A0+A1)(B0+B1)C0)' Y=((A0+A1)(B0+B1)C0)′
OAI222	Y = ( ( A 0 + A 1 ) ( B 0 + B 1 ) ( C 0 + C 1 ) ) ′ \ Y = ((A0+A1)(B0+B1)(C0+C1))' Y=((A0+A1)(B0+B1)(C0+C1))′
OAI22	Y = ( ( A 0 + A 1 ) ( B 0 + B 1 ) ) ′ \ Y = ((A0+A1)(B0+B1))' Y=((A0+A1)(B0+B1))′
OAI2BB1	Y = ( ( A 0 N ′ + A 1 N ′ ) B 0 ) ′ \ Y = ((A0N'+A1N')B0)' Y=((A0N′+A1N′)B0)′
OAI2BB2	Y = ( ( A 0 N ′ + A 1 N ′ ) ( B 0 + B 1 ) ) ′ \ Y = ((A0N'+A1N')(B0+B1))' Y=((A0N′+A1N′)(B0+B1))′
OAI31	Y = ( ( A 0 + A 1 + A 2 ) B 0 ) ′ \ Y = ((A0+A1+A2)B0)' Y=((A0+A1+A2)B0)′
OAI32	Y = ( ( A 0 + A 1 + A 2 ) ( B 0 + B 1 ) ) ′ \ Y = ((A0+A1+A2)(B0+B1))' Y=((A0+A1+A2)(B0+B1))′
OAI33	Y = ( ( A 0 + A 1 + A 2 ) ( B 0 + B 1 + B 2 ) ) ′ \ Y = ((A0+A1+A2)(B0+B1+B2))' Y=((A0+A1+A2)(B0+B1+B2))′

多路复用器


MX2	二选一 Y = ( ( S 0 ′ A ) + ( S 0 B ) ) \ Y = ((S0'A)+(S0B)) Y=((S0′A)+(S0B))
MX4	四选一
MXI2	二选一反相输出 Y = ( ( S 0 ′ A ) + ( S 0 B ) ) ′ \ Y = ((S0'A)+(S0B))' Y=((S0′A)+(S0B))′
MXI4	四选一反相输出

运算单元

全加器
ADDFH
ADDF
AFHCIN
半加器
ADDH
AHHCIN
进位选择加法器
AFCSHCIN
AFCSHCON
压缩
CMPR22
Booth 乘法器相关
BENC
BMX

时序单元

D触发器


DFFHQ	上升沿触发无复位无置位
DFFNR	下降沿触发异步复位
DFFNSR	下降沿触发异步复位异步置位
DFFNS	下降沿触发异步置位
DFFN	下降沿触发无置位复位
DFFRHQ	上升沿触发异步复位
DFFR	上升沿触发异步复位
DFFSHQ	上升沿触发异步置位
DFFSRHQ	上升沿触发异步置位复位
DFFSR	上升沿触发异步置位复位
DFFS	上升沿触发异步置位
DFFTR	上升沿触发同步复位
DFF	上升沿触发无置位复位
EDFFTR	上升沿触发同步使能同步复位
EDFF	上升沿触发同步使能

JK触发器


JKFFR	上升沿触发异步复位
JKFFSR	上升沿触发异步置位复位
JKFFS	上升沿触发异步置位
JKFF	上升沿触发无复位无置位

锁存器


TLATNR	低电平有效异步复位
TLATNSR	低电平有效异步置位复位
TLATNS	低电平有效异步置位
TLATN	低电平有效无置位复位
TLATR	高电平有效异步复位
TLATSR	高电平有效异步置位复位
TLATS	高电平有效异步置位
TLAT	高电平有效无置位复位
TTLAT	高电平有效带输出使能

带扫描输入和扫描使能的触发器

用于 DFT 设计，可以形成扫描链，此外功能同前所述。
SDFFHQ
SDFFNR
SDFFNSR
SDFFNS
SDFFN
SDFFRHQ
SDFFR
SDFFSHQ
SDFFSRHQ
SDFFSR
SDFFS
SDFFTR
SDFF
SEDFFHQ
SEDFFTR
SEDFF

其他时序单元

register file cell
RF1R1W
RF2R1W
带保持功能的输出缓冲
RFRD
RS锁存器
RSLATN
RSLAT
Integrated Clock Gating cell (ICG)
时钟门控是通过时钟使能信号关闭模块时钟来降低时钟功率的常用技术。时钟门控功能上只需要 AND 或 OR 门。但是这样会带来毛刺。为了避免这种情况，使用了一种特殊的时钟门控单元，利用一个 LATCH 将 EN 与时钟边缘同步。
Retention Flip-Flops
特殊的 register 能够在主电源关断的情况下保持数据不丢失，只有当关断电源时仍然需要保留部分数据的时候需要此类 cell。

特殊单元

低功耗设计相关


ISO	isolation cell，是 shutdown 模块和 always on 模块之间的接口。当信号从一个 module 传入另一个 module，如果 shutdown 模块的电源关闭，则输出信号可能出现不可预测的数值，若此数值传递给 always on 模块，可能会导致功能出现问题。因此需要将电源关闭 module 的输出信号和其他module 隔离开来，给所有的边界信号加入isolation cell（ISO）。Isolation cell 的作用在于在电源关掉之后，将某个信号电位固定到高电位或低电位，保证输出的信号是一个确定值（1或0）。而电源打开时，Isolation cell 则表现的像一个 Buffer，输出等于输入。其原理基本上等同于 AND 或者 OR 门。
LS	level shifter，在 multi-voltage design 中，将信号从一个 power domain 到另一个 power domain 需要一个 Level Shifters（电压/电平转换器）。level shifter 用作缓冲器，输入端有和输出端的电压域不同，若不进行电压转换，可能无法正常工作。根据电平转换的方向，Level Shifter 可以分为三种：高电平转低电平、低电平转高电平、双向转换均可。
HEAD	Power Gating Cells (power switch cell)
AO	always-on cell，电源一直保持打开的 cell

其他


ANTENNA	避免芯片加工过程中的天线效应导致器件栅氧击穿，通常布线完成后需要在违反天线规则的栅极输入端加入反偏⼆极管，这些二极管可以把加工过程中金属层积累的电荷释放到地端以避免器件失效。
DLY	提供逻辑延时。
TIEHI	将输出拉到高电平，同直接接到 power rail 相比提供了一些 ESD 保护。
TIELO	将输出拉到低电平，同直接接到 power rail 相比提供了一些 ESD 保护。
FILL	填充单元，用于标准单元之间或者 I/O 与 I/O 之间间隙的填充，形成完整的电源连接。
DCAP	Decoupling Capacitance

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