验证平台加入reference model

reference model用于完成和DUT相同的功能，输出被scoreboard接受，用于和DUT的输出比较

代码分析

my_model 代码

`ifndef MY_MODEL__SV
`define MY_MODEL__SVclass my_model extends uvm_component;//声明两个接口，用以和monitor和scoreboard传输数据uvm_blocking_get_port #(my_transaction)  port;uvm_analysis_port #(my_transaction)  ap;extern function new(string name, uvm_component parent);extern function void build_phase(uvm_phase phase);extern virtual  task main_phase(uvm_phase phase);`uvm_component_utils(my_model)
endclass function my_model::new(string name, uvm_component parent);super.new(name, parent);
endfunction function void my_model::build_phase(uvm_phase phase);super.build_phase(phase);//创建两个接口实例port = new("port", this);ap = new("ap", this);
endfunctiontask my_model::main_phase(uvm_phase phase);my_transaction tr;my_transaction new_tr;super.main_phase(phase);while(1) beginport.get(tr);new_tr = new("new_tr");//调用my_transaction的my_copy函数，连续复制DUT传输的TR，并发送出去new_tr.my_copy(tr);`uvm_info("my_model", "get one transaction, copy and print it:", UVM_LOW)new_tr.my_print();ap.write(new_tr);end
endtask
`endif

my_transaction 内新增my_copy函数

`ifndef MY_TRANSACTION__SV
`define MY_TRANSACTION__SVclass my_transaction extends uvm_sequence_item;rand bit[47:0] dmac;rand bit[47:0] smac;rand bit[15:0] ether_type;rand byte      pload[];rand bit[31:0] crc;constraint pload_cons{pload.size >= 46;pload.size <= 1500;}function bit[31:0] calc_crc();return 32'h0;endfunctionfunction void post_randomize();crc = calc_crc;endfunction`uvm_object_utils(my_transaction)function new(string name = "my_transaction");super.new();endfunctionfunction void my_print();$display("dmac = %0h", dmac);$display("smac = %0h", smac);$display("ether_type = %0h", ether_type);for(int i = 0; i < pload.size; i++) begin$display("pload[%0d] = %0h", i, pload[i]);end$display("crc = %0h", crc);endfunctionfunction void my_copy(my_transaction tr);//新增了my_copy函数if(tr == null)`uvm_fatal("my_transaction", "tr is null!!!!")dmac = tr.dmac;smac = tr.smac;ether_type = tr.ether_type;pload = new[tr.pload.size()];for(int i = 0; i < pload.size(); i++) beginpload[i] = tr.pload[i];endcrc = tr.crc;endfunction
endclass
`endif

在my_env中例化my_model

`ifndef MY_ENV__SV
`define MY_ENV__SVclass my_env extends uvm_env;my_agent  i_agt;my_agent  o_agt;my_model  mdl;uvm_tlm_analysis_fifo #(my_transaction) agt_mdl_fifo;//声明一个FIFO，用以连接monitor和model，用作暂存数据function new(string name = "my_env", uvm_component parent);super.new(name, parent);endfunctionvirtual function void build_phase(uvm_phase phase);super.build_phase(phase);i_agt = my_agent::type_id::create("i_agt", this);o_agt = my_agent::type_id::create("o_agt", this);i_agt.is_active = UVM_ACTIVE;o_agt.is_active = UVM_PASSIVE;mdl = my_model::type_id::create("mdl", this); //创建model实例agt_mdl_fifo = new("agt_mdl_fifo", this); //创建连接port和export的FIFOendfunctionextern virtual function void connect_phase(uvm_phase phase);`uvm_component_utils(my_env)
endclassfunction void my_env::connect_phase(uvm_phase phase);super.connect_phase(phase);//port和export连接env中的FIFOi_agt.ap.connect(agt_mdl_fifo.analysis_export);mdl.port.connect(agt_mdl_fifo.blocking_get_export);
endfunction`endif

在agent中声明一个port，连接monitor的port

`ifndef MY_AGENT__SV
`define MY_AGENT__SVclass my_agent extends uvm_agent ;my_driver     drv;my_monitor    mon;//agent中声明一个port，连接monitor和env中的FIFOuvm_analysis_port #(my_transaction)  ap;function new(string name, uvm_component parent);super.new(name, parent);endfunction extern virtual function void build_phase(uvm_phase phase);extern virtual function void connect_phase(uvm_phase phase);`uvm_component_utils(my_agent)
endclass function void my_agent::build_phase(uvm_phase phase);super.build_phase(phase);if (is_active == UVM_ACTIVE) begindrv = my_driver::type_id::create("drv", this);endmon = my_monitor::type_id::create("mon", this);
endfunction
//并不在build_phase中创建port的实例，而是在connect_phase中连接monitor的port
function void my_agent::connect_phase(uvm_phase phase);super.connect_phase(phase);ap = mon.ap;
endfunction`endif

验证平台结构

加入reference model后的验证平台结构

在UVM中，通常使用TLM（Transaction Level Modeling）实现component之间transaction级别的通信
数据的发送使用uvm_analysis_port
数据接收使用uvm_blocking_get_port
这两种端口都是参数化的类，有内建函数write或get
在monitor和model中实现这两种端口后，要在env中创建一个FIFO用以当model暂时无法接受数据时存储monitor发送过来的数据
ifo的类型是uvm_tlm_analysis_fifo
connect_phase 的执行顺序为从下到上

仿真结果

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UVM实战CH2:10 验证平台加入reference model

验证平台加入reference model

代码分析

my_model 代码

my_transaction 内新增my_copy函数

在my_env中例化my_model

在agent中声明一个port，连接monitor的port

验证平台结构

仿真结果

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