FPGA作业1：利用74161设计12进制计数器

1.首先，建立工程，新建BDF文件，在BDF文件中画出电路图，如图所示：

2.由于输入输出数目较少，PIN管脚设置采用手动输入的方法，设置后如图所示：

然后点击start compilcation进行编译，得到如下结果：

3.最后，进行仿真设计，先新建一个VWF文件，再将node finder中的关键引脚拖至仿真区，设置好仿真时间以及输入信号，如图所示：
点击start simliation进行仿真，得到仿真结果如图所示：
4.到此，整个12进制计数器设计结束。

FPGA作业1：利用74161设计12进制计数器相关推荐

FPGA作业_阶段一（六进制计数器仿真6-9进制循环计数器）
一.六进制计数器仿真题目内容如下: 自行绘制的电路结构RTL设计图 Quartus扫描生成的电路RTL图 [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-fQR5BEJ ...
两片74161实现60进制_设计60进制的计数器_用eda设计60进制计数器_74ls161(3)
图4 D/A 转换器电路该电路的输入信号接四位二进制计数器的输出端,设计数器输出高... 数字控制电路要求5V电源,可选择CW7805集成三端稳压器实现.辅助电源原理图如图6... <数字电 ...
两片74161实现60进制_74LS161设计60进制计数器-数电课程设计
计数器是一个用以实现计数功能的时序部件,它不仅可用来及脉冲数,还常用作数子系统的定时.分频和执行数字运算以及其它特定的逻辑功能. 计数器种类很多.按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有 ...
两片74161实现60进制_数字逻辑题：用74161构成7进制计数器分别采用复位法和置数...
74161 是四位二进制同步计数器,有数据置入功能.未计数前,将输出QD,QC,QB,QA,置成10 3)按计数增减分:加法计数器,减法计数器,加减法计数器. 7.3.1 异步计数器一,异步可以3 ...
（36）FPGA面试题D触发器实现4进制计数器
1.1 FPGA面试题D触发器实现4进制计数器 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)FPGA面试题D触发器实现4进制计数器: 5)结束语. 1.1.2 本节引 ...
74ls390设计任意进制计数器,基于74LS192的任意进制计数器的设计
基于74LS192的任意进制计数器的设计 [摘要]利用集成二.十进制计数器采用置数法.置零法设计任意进制计数器,分析设计方法,给出设计案例.以集成计数器74LS192为例,运用置零法和置数法设计八进制 ...
【verilog_8】: 设计60进制计数器，带异步复位、同步使能、同步装载、同步清零、同步置位
1.设计60进制计数器,带异步复位.同步使能.同步装载.同步清零.同步置位法一 author : Mr.Mao e-mail : 2458682080@qq.commodule cnt60x (in ...
设计60进制计数器，带异步复位、同步使能、同步装载、同步清零、同步置位
设计60进制计数器,带异步复位.同步使能.同步装载.同步清零.同步置位 Design a modulus 60 counter, with asynchronous reset, synchronou ...
用74161实现12进制与20进制
今天天气很不好,想起了我家那里,高三下午自习,有次外面突然开始刮气起大风,然后我就看着天空一点一点变黄,满天的沙尘,我们那里叫沙城可能就是由此而来的吧,不过现在治理的沙尘暴已经近乎绝迹了,欢迎大家到 ...

FPGA作业1：利用74161设计12进制计数器

FPGA作业1：利用74161设计12进制计数器相关推荐

最新文章

热门文章