基于verliog的异步模10计数器（含模块代码以及测试代码）

本文将根据异步计数器进行讨论（内含代码及仿真波形）

异步计数器和同步计数器相比不同点在于构成异步计数器中的各个触发器的时钟脉冲不一定都是计数输入脉冲，即各级触发器的状态转移不是在同一时钟作用下发生的。

模10计数器原理图

该图描述的是一个由四个T触发器构成的四位二进制异步计数器，其中cp为计数器输入脉冲，Q1,Q2,Q3分别为触发器2,3,4的时钟

然后我们使用verliog语言对其进行描述
基本思想：定义一个计数器count，当时钟的上升沿或者复位信号的下降沿来临时，计数器置0，当计数器从0计到9的时候（即满足计10个数），计数器置0，其他情况计数器加1。

下面展示一些 具体代码以及测试代码。

module counter10(clk,rst_n,count);input clk,rst_n;output reg[3:0] count;
//定义输入和输出（注意count是敏感词汇所以为reg型变量）always@(posedge clk or negedge rst_n) beginif(rst_n==0)begincount<=4'b0000;end else if(count==4'b1010)begincount<=4'b0000;
//当计数器计到9的时候置0endelse counnt<=count+4'b0001;//计数器加1endendmodule测试代码
module tb();reg clk,rst_n;wire[3:0]count;counter10 U0(.clk(clk),.rst_n(rst_n),.count(count));//调用之前的计数器模块initial beginclk=0;forever #20 clk=~clk;//时钟翻转endinitial begin rst_n=0;#40 rst_n=1;endendmodule

以下为在vivado中的仿真波形图
从图中我们可以看出当计数器计从0计到9的时候继续从0开始，实现了10计数器

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